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	asic ip核
          

          
	
          
    	
          
    	  	
          
              	
          
                	
          asic ip核 文章
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          基于FPGA 的二維提升小波變換IP核設(shè)計
          
                                                            
            
                    	
          •  提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實現(xiàn)行和列方向同時進行濾波變換。
            • 
                    	                        
          • 關(guān)鍵字：
                        小波變換  數(shù)據(jù)緩存  FPGA  IP核                          
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          基于NIOS Ⅱ軟核處理器的的UART通信的實現(xiàn)
          
                                                            
            
                    	
          •  NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點。在實際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無需更改硬件電路或增加擴展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點,本文介紹了基于NIOS II軟核處理器的異步串行通信的實現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點討論了在NIOS II集成開發(fā)環(huán)境下的幾種編程方法。
            • 
                    	                        
          • 關(guān)鍵字：
                        NiosII  IP核  SoPCBuilder                          
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          面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計
          
                                                            
            
                    	
          • 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設(shè)計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產(chǎn)生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
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          • 關(guān)鍵字：
                        分組密碼  IP核  FPGA                          
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          基于Nios II的掃描信號發(fā)生器IP核設(shè)計
          
                                                            
            
                    	
          •  本文根據(jù)NiosII嵌入式系統(tǒng)的Avalon總線規(guī)范，提出了一種可控震源掃描信號發(fā)生器IP核設(shè)計的方法，并詳細介紹了IP核的硬件和軟件設(shè)計。該方法采用自定制組件的軟、硬件協(xié)同設(shè)計，實現(xiàn)了起止頻率和掃描時長可調(diào)的線性升降頻正弦掃描信號與頻率可調(diào)的偽隨機掃描信號發(fā)生器的IP核設(shè)計。通過對該IP核進行驗證，證明了其可行性和正確性。
            • 
                    	                        
          • 關(guān)鍵字：
                        Avalon總線  IP核  NiosII                          
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          基于Avalon-ST接口幀讀取IP核的設(shè)計和應(yīng)用
          
                                                            
            
                    	
          • 研究基于Avalon-ST接口幀讀取的IP核設(shè)計應(yīng)用，通過Avalon-ST接口將外部存儲中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計方案，使用Verilog HDL語言對模塊進行硬件設(shè)計，并將實現(xiàn)的模塊進行測試。
            • 
                    	                        
          • 關(guān)鍵字：
                        Avalon-ST  IP核  Verilog                          
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          有功電能計量IP核的設(shè)計
          
                                                            
            
                    	
          • 對有功電能計量的數(shù)學模型進行了分析，給出了相應(yīng)的IP核實現(xiàn)模型，并詳細討論了CIC抽取濾波器、IIR高通濾波器、FIR低通濾波器、數(shù)字頻率變換等模塊的原理與設(shè)計。
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          • 關(guān)鍵字：
                        有功電能  CycloneII  IP核                          
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          基于FPGA的二-十進制轉(zhuǎn)碼器設(shè)計
          
                                                            
            
                    	
          • 針對二進制轉(zhuǎn)十進制(BCD)轉(zhuǎn)碼器的FPGA實現(xiàn)目標，提出了一種高效、易于重構(gòu)的轉(zhuǎn)碼器設(shè)計方案。并在FPGA開發(fā)板上成功地實現(xiàn)了該設(shè)計。
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          • 關(guān)鍵字：
                        BCD轉(zhuǎn)碼器  IP核  路徑延遲                          
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          基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • 研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計中各模塊的實現(xiàn)功能和設(shè)計方法，通過仿真和FPGA驗證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實時和高吞吐率。實現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計結(jié)構(gòu)簡單、性能穩(wěn)定可靠。
            • 
                    	                        
          • 關(guān)鍵字：
                        IP核  以太網(wǎng)  片上多核系統(tǒng)                          
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          μC／GUI在NiOSⅡ上的移植設(shè)計
          
                                                            
            
                    	
          • 為了使便攜式心電監(jiān)護儀實現(xiàn)友好的人機交互和更加方便的顯示，這里提出一種GUI界面系統(tǒng)設(shè)計，就 是在基于NiosⅡ處理器的嵌入式平臺上實現(xiàn)μC／GUI的移植，使之實現(xiàn)系統(tǒng)功能。
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          • 關(guān)鍵字：
                        IP核  μC／GUI  TFTLCD                          
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          HDLC協(xié)議控制器的IP核方案及其實現(xiàn)
          
                                                            
            
                    	
          •  介紹了HDLC協(xié)議控制器的IP核方案及實現(xiàn)方法，分別對發(fā)送和接收模塊進行了分析，給出了仿真波形圖。該設(shè)計采用Verilog HDL語言進行描述，用ModelSim SE 6.0進行了功能仿真。
            • 
                    	                        
          • 關(guān)鍵字：
                        IP核  Verilog  HDLC協(xié)議控制器                          
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          基于IP的智能傳感器SOC設(shè)計
          
                                                            
            
                    	
          • 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標準；再設(shè)計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
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          • 關(guān)鍵字：
                        智能傳感器系統(tǒng)  SoC  IP核                          
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          SoC設(shè)計IP核選擇策略
          
                                                            
            
                    	
          • IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經(jīng)過驗證的設(shè)計。軟核也被稱為可綜合內(nèi)核，需要由客戶進行綜合并在其SoC上實現(xiàn)。而硬核已完全實現(xiàn)(完成了版圖設(shè)計)，可直接用于制造。(從技術(shù)上說，一種設(shè)計只有生產(chǎn)后才能實現(xiàn)。但是在此情況下，實現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團隊只需將硬核像一個單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
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          • 關(guān)鍵字：
                        技術(shù)支持  IP核  定制                          
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          基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • 本文設(shè)計的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場測試的實時數(shù)據(jù)采集系統(tǒng)，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達到實時、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接嬎銠C中進行存儲和分析。
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          • 關(guān)鍵字：
                        乒乓緩存  數(shù)據(jù)采集  IP核                          
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          通信接口免費IP核的應(yīng)用
          
                                                            
            
                    	
          • 設(shè)計復(fù)用技術(shù)廣泛應(yīng)用于當代電路設(shè)計中以提高開發(fā)效率，其中ip核的使用是設(shè)計復(fù)用的主要方式之一。由于完善ip核的開發(fā)周期長且成本高，一些國際開源組織便致力于免費ip核的開發(fā)設(shè)計和維護。電路設(shè)計人員靈活使用這些免費ip核資源將有效提供工作效率，本文以通信接口免費ip核為例介紹其使用方法，文中使用的免費資源取自opencores開源社區(qū)。
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          • 關(guān)鍵字：
                        通信接口  IP核                          
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          基于TSK3000A視頻采集系統(tǒng)IP核設(shè)計
          
                                                            
            
                    	
          • 采用了32位微控制器TSK3000A、通用Wishbone總線規(guī)范IP核和BT656視頻標準等。在FPGA軟核設(shè)計時，采用了基于Openbus總線的系統(tǒng)設(shè)計方式，利用NB2開發(fā)驗證平臺，在Xilinx公司的Spartan-3系列FPGA芯片上下載實現(xiàn)，并接入平臺進行驗證。該設(shè)計的系統(tǒng)可以將輸入的模擬視頻信號處理之后顯示在TFT真彩LCD屏
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          • 關(guān)鍵字：
                        TSK3000A  TVP5150  視頻采集  IP核                          
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