asic ip核文章最新資訊

想成為一個(gè)優(yōu)秀的硬件工程師，你需要具備這些能力！

　　一個(gè)好的硬件工程師實(shí)際上就是一個(gè)項(xiàng)目經(jīng)理，你需要從外界交流獲取對(duì)自己設(shè)計(jì)的需求，然后匯總，分析成具體的硬件實(shí)現(xiàn)。還要跟眾多的芯片和方案供應(yīng)商聯(lián)系，從中挑選出合適的方案，當(dāng)原理圖完成后，你需要組織同事來(lái)進(jìn)行配合評(píng)審和檢查，還要和CAD工程師一起工作來(lái)完成PCB的設(shè)計(jì)。與此同時(shí)，要準(zhǔn)備好BOM清單，開(kāi)始采購(gòu)和準(zhǔn)備物料，聯(lián)系加工廠家完成板的貼裝?！薄　』局R(shí)　　1) 基本設(shè)計(jì)規(guī)范　　2) CPU基本知識(shí)、架構(gòu)、性能及選型指導(dǎo)　　3) MOTOROLA公司的PowerPC系列基
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如何利用FPGA進(jìn)行時(shí)序分析設(shè)計(jì)

　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。對(duì)于時(shí)序如何用FPGA來(lái)分析與設(shè)計(jì)，本文將詳細(xì)介紹?！　』镜碾娮酉到y(tǒng)如圖 1所示，一般自己的設(shè)計(jì)都需要時(shí)序分析，如圖 1所示的Design，上部分為時(shí)序組合邏輯，下部分只有組合邏輯。而對(duì)其進(jìn)行時(shí)序分析時(shí)，一般都以時(shí)鐘為參考的，因此一般主要分析
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如何采用SystemVerilog來(lái)改善基于FPGA的ASIC原型

ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬(wàn)美元開(kāi)發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來(lái)實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時(shí),需要幾個(gè)FPGA來(lái)實(shí)現(xiàn),這就需要考慮如何來(lái)連接ASIC設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡(jiǎn)化這一問(wèn)題.
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如何仿真IP核

本文介紹如何仿真IP核
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SoC設(shè)計(jì)中的IP核保護(hù)方法研究

對(duì)現(xiàn)有主要IP核保護(hù)方法的原理和性能進(jìn)行了研究分析,指出了各種方法的優(yōu)缺點(diǎn),同時(shí)指出了IP核保護(hù)方法的發(fā)展方向。隨著集成電路的規(guī)模依據(jù)摩爾定律不斷呈指數(shù)增長(zhǎng),目前已經(jīng)可以將整個(gè)系統(tǒng)集成到一塊單硅芯片上,片上系統(tǒng)(Sys-tem on a Chip, SoC)的概念也應(yīng)運(yùn)而生。然而對(duì)于大型的SoC 來(lái)說(shuō),無(wú)論從設(shè)計(jì)的費(fèi)用、周期還是可靠性來(lái)考慮,傳統(tǒng)的設(shè)計(jì)方法均已不能滿足需求,因此,基于知識(shí)產(chǎn)權(quán)( Intellectual Pro-perty, IP)核復(fù)用的設(shè)計(jì)方法也就隨之出現(xiàn)。
關(guān)鍵字：片上系統(tǒng) 知識(shí)產(chǎn)權(quán)核數(shù)字水印簽名 IP核

LabVIEW FPGA代碼模塊設(shè)計(jì)（IP核）

對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開(kāi)發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開(kāi)發(fā)，將使現(xiàn)有IP在未來(lái)應(yīng)用中得到更好的復(fù)用，也可以使在不同開(kāi)發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用。
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IP核互連策略及規(guī)范

摘要：IP核有關(guān)標(biāo)準(zhǔn)及IP核互連規(guī)范目前正處于一個(gè)發(fā)展的關(guān)鍵時(shí)期，受到了業(yè)界的普遍關(guān)注。本文就IP核互連采取的策略進(jìn)行了分析，對(duì)目前幾種使用較多的IP核互連規(guī)范作了介紹。
關(guān)鍵字：片上系統(tǒng)SOC 片上總線（On-ChipBus） IP核互連策略互連規(guī)范

ASIC中的異步時(shí)序設(shè)計(jì)

絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問(wèn)題，本文針對(duì)異步時(shí)序產(chǎn)生的問(wèn)題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FIFO的異步比較法都是比較新穎的方法。
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如何實(shí)現(xiàn)IP核心網(wǎng)的QoS

NGN作為一個(gè)面向未來(lái)網(wǎng)絡(luò)業(yè)務(wù)應(yīng)用，基于分組平臺(tái)可以同時(shí)提供語(yǔ)音、數(shù)據(jù)、多媒體等綜合業(yè)務(wù)的系統(tǒng)，成為各大運(yùn)營(yíng)商以及設(shè)備提供商關(guān)注的焦點(diǎn)。在影響NGN運(yùn)營(yíng)模式和運(yùn)營(yíng)收益的各種關(guān)鍵因素中，IPQoS特別是核心網(wǎng)的IPQoS，無(wú)疑是非常重要的一項(xiàng)。
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3-DES IP核的VerilogHDL設(shè)計(jì)

首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計(jì)了一種高速的3-DES加/解密IP核，并用VerilogHDL語(yǔ)言描述其中的各個(gè)模塊。
關(guān)鍵字： IP核流水線技術(shù) VerilogHDL DES加/解密

碼長(zhǎng)可變、糾錯(cuò)能力可調(diào)的RS碼編碼器設(shè)計(jì)

目前對(duì)RS 編碼器的設(shè)計(jì)主要局限于單一碼長(zhǎng)和固定糾錯(cuò)能力的RS 碼編碼器設(shè)計(jì)。本文提出的這種碼長(zhǎng)可變、糾錯(cuò)能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個(gè)編碼電路中實(shí)現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項(xiàng)式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計(jì)的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿足無(wú)
關(guān)鍵字： RS碼編碼器 IP核糾錯(cuò)能力

基于Nios II的過(guò)程控制實(shí)驗(yàn)裝置的研究

利用SOPC強(qiáng)大的IP核和容易配置的優(yōu)勢(shì)簡(jiǎn)化設(shè)計(jì)流程。充分發(fā)揮NiosⅡ強(qiáng)大的并行處理能力。該系統(tǒng)主要涉及多個(gè)下位機(jī)與FPGA的通信問(wèn)題。
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基于FPGA的DDS IP核設(shè)計(jì)及仿真

以Altera公司的QuartusⅡ7．2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
關(guān)鍵字：直接數(shù)字頻率合成 IP核 FPGA

可進(jìn)化芯片的FPGA接口設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)FPGA IP核在可進(jìn)化可編程系統(tǒng)芯片(SoPC)中嵌入時(shí)存在FPGA IP核端口時(shí)序控制和位流下載的問(wèn)題，實(shí)現(xiàn)一種適用于可進(jìn)化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴(kuò)展的讀/寫(xiě)命令傳輸方式來(lái)實(shí)現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過(guò)FPGA接口實(shí)現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機(jī)數(shù)發(fā)生器實(shí)現(xiàn)進(jìn)化算法的硬件加速。
關(guān)鍵字： IP核 SOPC 片內(nèi)位流配置

MCUUSB設(shè)備控制器IP核的設(shè)計(jì)

本論文針對(duì)USB1.1 協(xié)議規(guī)范，本著自主開(kāi)發(fā)USB控制芯片，把MCU 和USB 設(shè)備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長(zhǎng)度，且是單字節(jié)指令和單周期指令，其核心指令只有 39 條，容易掌握和設(shè)計(jì)，而且完全滿足總體設(shè)計(jì)的要求。
關(guān)鍵字： USB控制芯片 IP核 MCU