簡介：硬件輔助驗證的歷史根源

半導體創(chuàng)新的不懈步伐繼續(xù)遵循一個不可阻擋的趨勢：給定硅面積內(nèi)晶體管密度呈指數(shù)級增長。豐富的可用半導體織物激發(fā)了設(shè)計團隊的創(chuàng)造力，實現(xiàn)了指數(shù)級先進的片上系統(tǒng) （SoC）。然而，賦予新可能性的規(guī)模也給設(shè)計驗證帶來了嚴峻的挑戰(zhàn)。

隨著芯片變得越來越大、越來越復雜，驗證它們所需的測試環(huán)境在范圍和復雜性上都成比例地擴大。這些測試工作負載需要更長的執(zhí)行時間才能實現(xiàn)有意義的覆蓋范圍。不斷膨脹的設(shè)計規(guī)模和更重的測試工作負載相結(jié)合，將傳統(tǒng)的硬件描述語言 （HDL） 仿真環(huán)境推向了極限。在許多情況下，仿真器被迫在主機內(nèi)存中交換設(shè)計，從而造成瓶頸，從而大大減慢執(zhí)行速度并降低驗證吞吐量。

早在 1980 年代初期，一些先鋒初創(chuàng)公司就尋求模擬引擎之外的替代方案。Zycad 是最早嘗試使用基于硬件的專用驗證引擎的公司之一。雖然具有創(chuàng)新性，但這些早期工具的靈活性有限且使用壽命短。此后不久，隨著圍繞現(xiàn)場可編程門陣列 （FPGA） 構(gòu)建的可重構(gòu)平臺的興起，這一突破出現(xiàn)了。到 1980 年代中期，兩家開創(chuàng)性公司 Ikos Systems 和 Quickturn Design Systems 開始開發(fā)第一代硬件輔助驗證 （HAV） 工具，包括硬件仿真器和基于 FPGA 的原型。盡管最初仿真平臺體積龐大、笨重、不可靠且購買和運行成本高昂，但與單獨仿真相比，它們通過實現(xiàn)數(shù)量級的加速，為設(shè)計驗證引入了一種新的范式。

早期部署模式：在線仿真

在設(shè)計驗證過程中早期采用硬件加速標志著半導體設(shè)計測試和驗證方式的關(guān)鍵轉(zhuǎn)變。HAV 的初始部署模式是在線仿真 （ICE）。這種方法提供了兩個關(guān)鍵突破。

首先，基于硬件的驗證引擎能夠以比傳統(tǒng) HDL 仿真環(huán)境快幾個數(shù)量級的速度執(zhí)行被測設(shè)計 （DUT）。HDL 仿真器通常以數(shù)十或數(shù)百赫茲的頻率運行，并且仍然以數(shù)十或數(shù)百赫茲的頻率運行，而硬件輔助平臺可以以兆赫茲級的速度運行，從而能夠在實際時間范圍內(nèi)驗證更大、更復雜的設(shè)計。

其次，ICE 使得使用真實世界的流量驅(qū)動 DUT 成為可能，而不是僅僅依賴人工刺激，例如基于軟件的測試臺或手動制作的測試向量。通過將仿真器直接連接到實際目標系統(tǒng)的插槽中，它可以驗證設(shè)計在實際作條件下的行為。這不僅提高了功能驗證的徹底性（可以在同一時間范圍內(nèi)執(zhí)行更多的測試），而且由于真實世界測試平臺的保真度，其準確性也提高了虛擬測試平臺無法實現(xiàn)。徹底性和準確性有助于降低流片錯誤設(shè)計的風險，并避免對財務底線產(chǎn)生巨大影響。

時鐘領(lǐng)域的魔鬼：極品飛車適配器

從一開始，ICE 部署中的一個基本挑戰(zhàn)就變得顯而易見：目標系統(tǒng)與托管在 HAV 平臺上的 DUT 之間固有的時鐘速度不匹配。目標系統(tǒng)（例如處理器板、I/O 外設(shè)或定制開發(fā)環(huán)境）以全生產(chǎn)速度運行，通常范圍從數(shù)百兆赫茲到幾千兆赫茲。相比之下，仿真 DUT 的運行頻率要低得多，通常只有幾兆赫茲，受到硬件仿真平臺固有限制的限制。

這種巨大的時序差異通?？缭饺齻€或更多數(shù)量級，使得周期精確的交互變得不可能，從而導致潛在的數(shù)據(jù)丟失、同步問題和非功能行為。為了解決這個問題，引入了速度適配器作為中間層。這些硬件組件在概念上使用FIFO緩沖區(qū)實現(xiàn)，在仿真器的I/O和目標系統(tǒng)之間插入，以將現(xiàn)實世界的異步、高速特性與DUT的確定性、較慢的執(zhí)行性解耦。

速度適配器的早期實施（1985-1995）

ICE 承諾憑借高性能和準確的測試工作負載顯著提高驗證效率，但是，對速度適配器的需求在靈活性、可擴展性、可重用性、單用戶、調(diào)試效率、遠程訪問和可靠性方面帶來了挑戰(zhàn)。

缺乏靈活性

速度適配器是特定于協(xié)議的硬件實現(xiàn)，每個實現(xiàn)都旨在支持特定的接口標準，例如 PCIe、USB 或以太網(wǎng)。這使得它們不靈活且非通用。為不同的協(xié)議實施新適配器通常需要自定義工程工作、固件開發(fā)和精確的同步邏輯。即使協(xié)議版本或信號時序的微小變化也可能導致不兼容。結(jié)果，設(shè)置過程變得復雜、容易出錯且耗時。

有限的可重用性

每個速度適配器本質(zhì)上都是一次性解決方案，針對特定接口和使用場景量身定制?？珥椖恐貜褪褂眠m配器，即使是那些具有類似硬件的項目，由于細微的架構(gòu)或時序差異，通常被證明是不切實際的。此外，由于這些適配器是固定功能硬件，因此它們不允許進行極端情況測試、協(xié)議調(diào)整或探索性“假設(shè)”分析。這種僵化阻礙了它們在迭代或探索性驗證工作流程中的實用性。

令人沮喪且容易出錯的設(shè)計調(diào)試

ICE 模式最嚴重的缺點之一是 DUT 調(diào)試的困難。當目標系統(tǒng)驅(qū)動被測設(shè)計時，被驗證設(shè)計 （DUV） 的行為變得不確定。錯誤可能會在一次運行中出現(xiàn)并在下一次運行中消失，這使得根本原因分析變得極其困難。這種可重復性的缺乏源于真實系統(tǒng)和較慢的仿真器之間交互的異步、事件驅(qū)動的性質(zhì)。如果沒有對輸入和時間的確定性控制，捕獲和跟蹤故障就成為一個令人沮喪且漫長的過程。

繁瑣的遠程訪問

在日益分散的工程環(huán)境中，遠程可訪問性成為一項關(guān)鍵要求。然而，ICE 模式有一個基本限制：它需要物理訪問才能將目標系統(tǒng)插入或拔出仿真器。如果沒有現(xiàn)場人員，遠程團隊實際上無法啟動或修改測試會話，從而給全球分布的開發(fā)團隊造成瓶頸，并破壞持續(xù)集成工作流程。

可靠性風險和維護開銷

與任何硬件一樣，速度適配器具有有限的平均故障間隔時間 （MTBF）。故障適配器可能會引入間歇性或誤導性行為，導致驗證工程師在速度適配器硬件中出現(xiàn)問題時追蹤 DUT 中的幻影錯誤。這可能會顯著延遲調(diào)試周期并削弱對驗證平臺的信心。作為預防措施，需要定期維護和驗證適配器，這增加了作開銷并使測試設(shè)置進一步復雜化。

虛擬接管：從 ICE 到虛擬驗證的轉(zhuǎn)變（1995-2015）

在短短幾年內(nèi)，第一波速度適配器的局限性變得顯而易見。其設(shè)計的剛性和簡單性限制了管理兩個時域之間數(shù)據(jù)流量的部署范圍。無法處理流控制、數(shù)據(jù)包完整性和完整系統(tǒng)同步造成了嚴重的瓶頸，無法隨著 SoC 日益復雜的增長而擴展。因此，EDA 行業(yè)將重點轉(zhuǎn)向更可持續(xù)的方法：虛擬化。

ICE 逐漸失去了吸引力，不再是系統(tǒng)驗證的默認方法。它被推到了驗證的最后階段，主要用于在流片前對真實世界流量進行完整的系統(tǒng)測試。

與此同時，一種有前途的方法以基于事務的仿真的形式出現(xiàn)，通常稱為虛擬 ICE 或事務級建模 （TLM）。該方法不是通過物理速度適配器驅(qū)動具有物理目標系統(tǒng)的 DUT，而是使用基于軟件的虛擬接口（如物理速度適配器的數(shù)字孿生）通過高級事務來驅(qū)動和監(jiān)控 DUV。

從位信號精確的物理仿真到協(xié)議精確的虛擬仿真的轉(zhuǎn)變標志著 HAV 平臺發(fā)展的關(guān)鍵轉(zhuǎn)折點。它啟用了一類新的驗證使用模式，這些模式更靈活，應用范圍更廣，并且更好地與現(xiàn)代 SoC 設(shè)計方法保持一致。

這種轉(zhuǎn)變的優(yōu)勢是眾多且具有變革性的：

• 更高的性能：通過用抽象事務替換周期精確的引腳級 I/O，模擬器可以以顯著更高的有效速度運行，從而實現(xiàn)更快的驗證周期。

• 更高的調(diào)試可見性：由于數(shù)字域中發(fā)生的所有通信都與仿真器同步，因此測試環(huán)境變得具有確定性，從而更容易記錄、跟蹤和調(diào)試數(shù)據(jù)流，而無需侵入式探針或外部邏輯分析儀。

• 簡化設(shè)置：虛擬平臺消除了對復雜布線、定制插座或易碎速度適配器的需求，使仿真設(shè)置更加強大和可擴展。

• 遠程訪問：工程師現(xiàn)在可以通過遠程訪問主機工作站從任何地方運行仿真，從而使跨地域的協(xié)作變得更加容易。

• 軟件協(xié)同驗證：也許最重要的是，基于事務的仿真能夠與嵌入式軟件環(huán)境緊密集成。早在第一款芯片問世之前，開發(fā)人員就可以啟動作系統(tǒng)、運行生產(chǎn)固件并驗證完整的軟件堆棧和硬件。

總的來說，這些突破將 HAV 平臺從一個專門的工具提升為驗證工具箱中不可或缺的基石。到 2000 年代后期，如果不利用虛擬化驗證方法，任何嚴肅的 SoC 開發(fā)都無法實現(xiàn)可預測的時間表和質(zhì)量。

第三代速度適配器（2015 年至今）

在過去的十年中，EDA 行業(yè)認識到 ICE 獨特的測試能力，重新審視了該技術(shù)，并致力于克服前幾代速度適配器的缺點。

重點轉(zhuǎn)向緩解長期以來限制靈活性、可擴展性、調(diào)試準確性和系統(tǒng)保真度的關(guān)鍵瓶頸。第三代速度適配器引入了更高的可配置性、更智能的緩沖技術(shù)以及一系列先進的機制，旨在彌合功能驗證和真正的系統(tǒng)級驗證之間的差距。這些增強功能為在驗證日益復雜的 SoC 中更廣泛地采用 ICE 鋪平了道路。

3 的主要增強功能RDSA世代

增強型設(shè)計調(diào)試

現(xiàn)代速度適配器在 ICE 環(huán)境中的調(diào)試功能顯著增強。協(xié)議分析器和監(jiān)視器現(xiàn)在在適配器的高速和低速側(cè)的適配器內(nèi)部實例化，從而實現(xiàn)雙向流量觀察。通過關(guān)聯(lián)這些接口之間的活動，該系統(tǒng)提供了一個協(xié)議感知、非侵入式、高級調(diào)試環(huán)境，這在以前在 ICE 中是無法實現(xiàn)的。參見圖 1。

圖 1：最先進的速度適配器解決方案（來源：Synopsys）

這種方法反映了虛擬平臺中長期以來可用的方法。在虛擬環(huán)境中，無論是處理以太網(wǎng)數(shù)據(jù)包還是 PCIe 事務，交易參與者都包括檢查流量的基于 C 的監(jiān)控代碼。結(jié)果顯示在協(xié)議感知查看器中，允許工程師直接分析數(shù)據(jù)包級活動，類似于以太網(wǎng)數(shù)據(jù)包嗅探器提供的活動，而無需訴諸低級波形轉(zhuǎn)儲。結(jié)果是提高了硬件輔助驗證中的調(diào)試效率和更快的根本原因分析。

通過真實 PHY 和互作性進行驗證

所有現(xiàn)代外設(shè)接口，無論是 PCI Express、USB、以太網(wǎng)、CXL 還是其他接口，都建立在兩個基本模塊上，即控制器和物理層 （PHY）。

• 控制器是一個純數(shù)字塊，實現(xiàn)通信協(xié)議的邏輯：編碼、數(shù)據(jù)包處理、流量控制和錯誤檢測。

• PHY 是一種混合信號設(shè)計，連接了數(shù)字和模擬世界。它管理電壓電平、電流驅(qū)動、阻抗、時序裕量以及允許數(shù)據(jù)在引腳、連接器和傳輸線之間移動的電信號。

在事務級流中，PHY 無法準確表示。為了解決這一限制，PHY 被簡化或“假”模型所取代，該模型允許基本的寄存器編程，但省略了主導實際作的關(guān)鍵模擬行為。此類模型無法發(fā)現(xiàn)僅在物理界面上出現(xiàn)的問題。

為了克服這些盲點，現(xiàn)代速度適配器將真實的 PHY 集成到硬件輔助驗證流程中。通過將真正的物理接口引入循環(huán)，設(shè)計團隊可以根據(jù)現(xiàn)實世界的條件而不是抽象模型來驗證他們的 DUT。此功能帶來了幾個切實的好處：

• 準確的鏈路訓練和初始化 – PCIe、CXL 和 USB 等協(xié)議需要精確的電握手來建立通信。這些只能用真正的 PHY 來鍛煉。

• 時序和信號完整性驗證 – 工程師可以檢測假模型看不見的邊際故障、抖動或電源相關(guān)問題。

• 電氣層的協(xié)議合規(guī)性 – 確保與其他供應商設(shè)備的互作性并遵守行業(yè)標準。

• 更高的硅置信度 – 通過針對真正的物理接口進行測試，團隊可以大大降低硅啟動過程中出現(xiàn)意外的風險。

今天的設(shè)計團隊面臨著兩個截然不同但同樣嚴峻的挑戰(zhàn)。一方面，他們必須繼續(xù)驗證和支持在許多已部署系統(tǒng)中仍然必不可少的遺留接口。在這些情況下，速度適配器可以集成實現(xiàn)傳統(tǒng) PHY 的 FPGA，從而實現(xiàn)與外部環(huán)境的無縫連接并確保向后兼容既定標準。

另一方面，團隊也在使用先進的下一代協(xié)議，這些協(xié)議仍在定義和完善過程中。對于這些新興標準，速度適配器集成了真正的 PHY IP 測試芯片，可以直接訪問虛擬模型無法捕獲的世界模擬行為。

像新思科技這樣的公司擁有 PHY IP 和硬件輔助驗證方面的專業(yè)知識，處于這一轉(zhuǎn)變的最前沿。他們的解決方案使設(shè)計團隊能夠更早地測試互作性，加快開發(fā)周期，并更有信心地將新產(chǎn)品推向市場。

系統(tǒng)驗證服務器

對于 PCIe 等協(xié)議，依賴標準主機服務器作為測試環(huán)境是不可行的。該限制源于服務器的 BIOS，它強制執(zhí)行嚴格的超時設(shè)置。仿真系統(tǒng)相對較長的響應時間很容易超過這些超時時間。一旦觸發(fā)，超時會導致驗證過程停滯或掛起，從而阻礙有意義的進展。

為了實現(xiàn)完整的內(nèi)燃機解決方案，必須正面應對這一挑戰(zhàn)。答案在于配備改進的 BIOS 的專用系統(tǒng)驗證服務器（見圖 2）。通過刪除或調(diào)整限制性超時參數(shù)，服務器可以在模擬設(shè)計的較慢響應下無縫運行。

圖 2：用于在線仿真的系統(tǒng)驗證服務器（來源：Synopsys）

這種開箱即用的解決方案提供了立竿見影的實際好處。驗證團隊無需花費數(shù)月時間與 IT 部門來回迭代來獲取和配置具有自定義 BIOS 的主機，而是可以部署從第一天起就工作的現(xiàn)成服務器。其結(jié)果是大大減少了設(shè)置開銷，縮短了驗證時間，并為在實際條件下執(zhí)行 PCIe 等高級協(xié)議提供了更可靠的環(huán)境。

超高帶寬通信通道

現(xiàn)代速度適配器最具變革性的進步之一是在模擬器和適配器之間引入了超高帶寬通信通道。當今領(lǐng)先的解決方案可以維持高達 100 Gbps 的吞吐量水平，從而提高整體驗證吞吐量。

通過接近真實芯片的通信速率，速度適配器允許工程師在實際工作負載下對 SoC 進行壓力測試，以線速驗證協(xié)議合規(guī)性，并在連續(xù)、高流量條件下觀察系統(tǒng)行為。

此外，此功能可確保網(wǎng)絡(luò)密集型應用程序（例如數(shù)據(jù)中心、5G 基礎(chǔ)設(shè)施和高性能計算系統(tǒng)中的應用程序）可以在與部署場景非常相似的環(huán)境中進行測試。其結(jié)果是，人們對設(shè)計不僅能發(fā)揮作用，而且一旦在現(xiàn)場發(fā)揮最佳性能，信心就會大大提高。

多用戶部署

單速適配器可以進行邏輯分區(qū)，以支持并發(fā)多用戶作。適配器的端口資源可以全部分配給單個用戶，也可以細分為最多三個獨立的分區(qū)，每個分區(qū)分配給不同的用戶。

例如，可以將 12 端口以太網(wǎng)速度適配器配置為整體資源（所有 12 個端口映射到一個用戶）或分段為三個邏輯組，每個邏輯組有四個端口，使三個用戶能夠并行訪問適配器的離散子集。

相同的分區(qū)功能也適用于 PCIe 接口：適配器最多可以公開三個獨立的 PCIe 鏈路，每個鏈路獨立運行并分配給單獨的用戶。這些功能、資源分區(qū)、端口復用和獨立鏈路分配在速度適配器的架構(gòu)中原生支持。

先進的緩沖和流量控制技術(shù)

架構(gòu)改進消除了丟包，并確保了跨快速和慢速時鐘域的確定性行為。它們還允許速度適配器隨著大型驗證工作負載進行擴展。

結(jié)論

當今的速度適配器結(jié)合了靈活的多用戶部署、穩(wěn)定且超快的高速鏈路、確定性流量控制、改進的 DUT 可調(diào)試性以及在連續(xù)數(shù)據(jù)中心工作負載下久經(jīng)考驗的彈性。憑借這些進步，第三代速度適配器將 ICE 從小眾驗證模式轉(zhuǎn)變?yōu)橄到y(tǒng)驗證的主流、不可或缺的工具。

當今配置了第三代速度適配器的仿真平臺最終彌合了功能驗證（驗證 DUT 功能和 I/O 協(xié)議）和系統(tǒng)級驗證（確保設(shè)計與物理世界正確交互）之間的差距。這種整體方法彌補了硬件輔助驗證中長期存在的盲點，在日益復雜的 SoC 中實現(xiàn)更快的調(diào)試周期、更高質(zhì)量的芯片和首次通過成功。