系統(tǒng)配置完畢后，便可進(jìn)行圖像數(shù)據(jù)的采集。圖4和圖5是數(shù)據(jù)采集與輸出的時序圖。其中VSYNC是場同步信號。HREF是水平同步信號。 PCLK是象素數(shù)據(jù)輸出同步信號。HREF為高時即可開始有效數(shù)據(jù)采集，而PCLK下降沿的到來則表明數(shù)據(jù)的產(chǎn)生，PCLK每出現(xiàn)一個下降沿，系統(tǒng)便傳輸一位數(shù)據(jù)。在HREF為高電平期間，系統(tǒng)共可傳輸640位數(shù)據(jù)。在一幀圖像中，即VSYNC為低電平期間，HREF會出現(xiàn)480次高電平。而下一個 VSYNC信號上升沿的到來則表明分辨率640×480的圖像采集過程的結(jié)束。

3.2 FPGA與ARM的數(shù)據(jù)交換

FPGA內(nèi)部用一個8 KByte雙口SRAM作為圖像存儲區(qū)。為了實(shí)現(xiàn)圖像數(shù)據(jù)的實(shí)時采集與處理，應(yīng)使圖像數(shù)據(jù)的采集與外部圖像數(shù)據(jù)的讀取同時進(jìn)行。因此本系統(tǒng)采用雙緩存結(jié)構(gòu)。實(shí)現(xiàn)方法是把8 KB的SRAM劃分成兩個大小為4 KB的SRAM(設(shè)為SRAM1和SRAM2)，每片SRAM一次存儲六行圖像數(shù)據(jù)。這樣，在同一時刻，一片可用于存儲圖像數(shù)據(jù)，另一片可用于外部ARM 對圖像數(shù)據(jù)的讀取。兩塊SRAM存儲區(qū)乒乓式切換。當(dāng)圖像數(shù)據(jù)寫滿SRAM1時，FPGA向ARM發(fā)送一個中斷信號，之后，ARM響應(yīng)中斷并讀取 SRAM1中的圖像數(shù)據(jù)，同時將其寫入到SDRAM中。之后，圖像傳感器的數(shù)據(jù)將寫入SRAM2，當(dāng)圖像數(shù)據(jù)寫滿SRAM2時，F(xiàn)PGA也向ARM發(fā)送一個中斷信號。ARM響應(yīng)中斷并讀取SRAM2中的圖像數(shù)據(jù)．同時將其寫人到SDRAM中。之后，圖像傳感器的數(shù)據(jù)將再次寫入SRAM1。

3.3 以太網(wǎng)數(shù)據(jù)傳輸?shù)膶?shí)現(xiàn)