三星電子日前宣布，已經(jīng)成功實現(xiàn)了20nm工藝試驗芯片的流片，這也是迄今為止業(yè)內(nèi)最先進的半導(dǎo)體制造工藝。

　　三星電子此番利用了美國加州電子設(shè)計自動化企業(yè)Cadence Design Systems提供的一體化數(shù)字流程RTL-to-GDSII。這套基于Encounter的流程和方法完全能夠滿足三星20nm試驗芯片從IP集成到設(shè)計驗證的復(fù)雜需求，包括Encounter數(shù)字部署系統(tǒng)、Encounter RTL編譯器、Incisive企業(yè)模擬器、Encounter電源系統(tǒng)、QRC Extraction提取工具、Encounter計時系統(tǒng)、Encounter測試與物理驗證系統(tǒng)、Encounter NanoRoute路由等等。

　　三星的試驗芯片由ARM Cortex-M0微處理器和ARM Artisan物理IP組成，不過三星并未透露采用20nm工藝制造的這顆芯片包含了多少晶體管、在核心面積上又有多大。

　　另據(jù)了解，三星20nm工藝將使用第二代后柵極(Gate Last)和高K金屬柵極(HKMG)技術(shù)，第二代超低K電介質(zhì)材料，第五代應(yīng)變硅晶圓，193毫米沉浸式光刻工藝。

　　盡管只是剛剛流片成功，三星的20nm早期工藝設(shè)計套裝(PDK)已經(jīng)向客戶開放，方便他們開始著手下一代新工藝產(chǎn)品的設(shè)計。

　　三星和Cadence公司此前就已經(jīng)有過深入合作，包括在IBM領(lǐng)導(dǎo)的Common Platform(通用平臺);聯(lián)盟下的3228nm工藝，以及低功耗HKMG技術(shù)等等。