cadence.spb.15.2. 文章最新資訊

CADENCE推出面向半導(dǎo)體設(shè)計(jì)的SaaS解決方案

　　Cadence設(shè)計(jì)系統(tǒng)公司宣布推出為半導(dǎo)體設(shè)計(jì)而準(zhǔn)備的服務(wù)式軟件（SaaS）。這些通過(guò)實(shí)際制造驗(yàn)證的、隨時(shí)可用的設(shè)計(jì)環(huán)境，可以通過(guò)互聯(lián)網(wǎng)訪問(wèn)，讓設(shè)計(jì)團(tuán)隊(duì)可以迅速提高生產(chǎn)力，并降低風(fēng)險(xiǎn)和成本。Cadence Hosted Design Solutions可用于定制IC設(shè)計(jì)、邏輯設(shè)計(jì)、物理設(shè)計(jì)、高級(jí)低功耗、功能驗(yàn)證和數(shù)字實(shí)現(xiàn)。　　Cadence Hosted Design Solutions通過(guò)提供集成的EDA軟件套件以及相關(guān)的IT基礎(chǔ)架構(gòu)、計(jì)算、存儲(chǔ)與安全網(wǎng)絡(luò)功能，帶來(lái)了一個(gè)完整的解決方案堆棧。&q
關(guān)鍵字： Cadence 半導(dǎo)體 SaaS IC設(shè)計(jì)

Cadence推出芯片封裝設(shè)計(jì)軟件SPB 16.2版本

　　Cadence設(shè)計(jì)系統(tǒng)公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問(wèn)題。這次的最新版本提供了高級(jí)IC封裝/系統(tǒng)級(jí)封裝（SiP）小型化、設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號(hào)IC封裝設(shè)計(jì)師的效率。　　設(shè)計(jì)團(tuán)隊(duì)將會(huì)看到，新規(guī)則和約束導(dǎo)向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計(jì)方法學(xué)問(wèn)題，而這對(duì)于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總
關(guān)鍵字： Cadence SPB 芯片封裝 SiP

Cadence推出SPB 16.2版本應(yīng)對(duì)小型化產(chǎn)品設(shè)計(jì)挑戰(zhàn)

　　Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問(wèn)題。這次的最新版本提供了高級(jí)IC封裝/系統(tǒng)級(jí)封裝（SiP）小型化、設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號(hào)IC封裝設(shè)計(jì)師的效率。　　設(shè)計(jì)團(tuán)隊(duì)將會(huì)看到，新規(guī)則和約束導(dǎo)向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計(jì)方法學(xué)問(wèn)題，而這對(duì)于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大
關(guān)鍵字：封裝設(shè)計(jì) Cadence SPB

ZigBee成為802.15.4的明星

　　目前，全球IEEE 802.15.4和ZigBee芯片組銷售收入增長(zhǎng)十分引人注目。據(jù)ABI調(diào)查公司預(yù)測(cè)，2005~2012年均增長(zhǎng)率達(dá)到63%。今年為6000萬(wàn)美元，2009年達(dá)到1億美元(如圖1)。圖1 全球IEEE 802.15.4和Zigbee芯片組銷售收入　　ZigBee技術(shù)首先被運(yùn)用到軍事領(lǐng)域，之后這項(xiàng)技術(shù)逐步被應(yīng)用到民用領(lǐng)域。在民用中，符合802.15.4的主要有ZigBee和一些專用的協(xié)議棧(如圖2)。其中發(fā)展速度最快的當(dāng)屬ZigBee了，例如無(wú)線傳感網(wǎng)絡(luò)、自
關(guān)鍵字： ZigBee IEEE 802.15.4 芯片組智能家居 200808

多個(gè)Zigbee監(jiān)測(cè)網(wǎng)絡(luò)遠(yuǎn)程監(jiān)控的實(shí)現(xiàn)

　　1.概述　　基于IEEE802.15.4標(biāo)準(zhǔn)的Zigbee傳感器網(wǎng)絡(luò)技術(shù)是一種短距離、低速率無(wú)線網(wǎng)絡(luò)技術(shù)。其低功耗、易部署等特性，使它在無(wú)線監(jiān)控、工業(yè)自動(dòng)化、家居智能化等領(lǐng)域成了應(yīng)用研究的熱點(diǎn)。　　結(jié)合IP網(wǎng)絡(luò)技術(shù)，可方便地實(shí)現(xiàn)對(duì)Zigbee監(jiān)測(cè)網(wǎng)絡(luò)的遠(yuǎn)程監(jiān)控。通常的實(shí)現(xiàn)方式是在兩種異質(zhì)網(wǎng)絡(luò)的結(jié)合點(diǎn)（網(wǎng)關(guān)節(jié)點(diǎn)）上實(shí)現(xiàn)一個(gè)嵌入式的WebServer。對(duì)于多個(gè)Zigbee監(jiān)測(cè)網(wǎng)絡(luò)，這種實(shí)現(xiàn)方式在集中監(jiān)管上存在一定的困難。　　本文給出了利用IBM的Websphere消息中間件技術(shù)，對(duì)多個(gè)Zigb
關(guān)鍵字： Zigbee 傳感器網(wǎng)絡(luò) IEEE802.15.4 Websphere

EDA工具：太貴，太便宜？

　　如果你問(wèn)不同的人，會(huì)得出截然相反的結(jié)論。　　幾年前筆者參加過(guò)某EDA產(chǎn)品發(fā)布會(huì)后，咨詢一家國(guó)內(nèi)某微電子所的專家對(duì)此意見，他說(shuō)：“一套新的設(shè)計(jì)工具要20萬(wàn)美元！相當(dāng)于我們所一年的利潤(rùn)，而且這只是一個(gè)設(shè)計(jì)工具！”頓時(shí)，筆者為高科技即將造福我國(guó)設(shè)計(jì)業(yè)的興奮勁兒被冷卻了。　　但是你去問(wèn)EDA公司，他們的觀點(diǎn)就不同了。最典型的，記得一家EDA廠商的老總說(shuō)：你不要看一件東西本身的價(jià)格有多少，而要看它實(shí)際帶來(lái)的價(jià)值有多大？如果你拿一個(gè)工具可以開發(fā)一個(gè)流行的產(chǎn)品，帶來(lái)了100萬(wàn)美元的
關(guān)鍵字： EDA Cadence IC設(shè)計(jì)業(yè) 居龍先生

Cadence推出C-to-Silicon Compiler

　　加州圣荷塞，2008年7月15日——全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級(jí)模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級(jí)（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種
關(guān)鍵字： Cadence SoC C-to-Silicon Compiler 半導(dǎo)體

Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級(jí)產(chǎn)品

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級(jí)模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級(jí)（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種重要的新功能對(duì)于開發(fā)新型SoC和系統(tǒng)級(jí)IP，用于消費(fèi)電子、無(wú)
關(guān)鍵字： Cadence C-to-Silicon Compiler

利用BSP-15 DSP處理器上GPDP實(shí)現(xiàn)VGA/XGA信號(hào)采集

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： BSP-15 DSP GPDP iMMediaTools YUV RGB

Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級(jí)產(chǎn)品

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級(jí)模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級(jí)（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種重要的新功能對(duì)于開發(fā)新型SoC和系統(tǒng)級(jí)IP，用于消費(fèi)電子、無(wú)
關(guān)鍵字： Cadence RTL SoC IP

使用無(wú)線網(wǎng)絡(luò)分析器調(diào)試ZigBee協(xié)議系統(tǒng)

摘要：本文詳細(xì)探討了使用無(wú)線網(wǎng)絡(luò)分析器調(diào)試ZigBee協(xié)議系統(tǒng)的基本方法，從而便于更好地確保網(wǎng)絡(luò)的可靠性。關(guān)鍵詞：無(wú)線網(wǎng)絡(luò)分析器；ZigBee；802.15.4 　　短距離無(wú)線網(wǎng)絡(luò)市場(chǎng)正呈爆炸性增長(zhǎng)。In-Stat稱，通過(guò)ZigBee協(xié)議規(guī)范和其他專有協(xié)議，到2009年IEEE 802.15.4無(wú)線個(gè)人局域網(wǎng)(PAN)的市場(chǎng)可實(shí)現(xiàn)200%的增長(zhǎng)，年發(fā)貨量將超過(guò)1,5000萬(wàn)單位。　　對(duì)于無(wú)線設(shè)計(jì)人員而言，目前有許多射頻(RF)收發(fā)器和ZigBee協(xié)
關(guān)鍵字： ZigBee 無(wú)線網(wǎng)絡(luò) 分析器 802.15.4 200806

CADENCE與Common Platform及ARM合作提供45納米R(shí)TL-to-GDSII參考流程

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴(kuò)IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級(jí)節(jié)點(diǎn)設(shè)計(jì)需要。該參考流程基于對(duì)應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來(lái)自Cadence的關(guān)鍵可制造性設(shè)計(jì)（De
關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗

Cadence為TSMC提供高級(jí)可制造性設(shè)計(jì)(DFM)解決方案

　　Cadence設(shè)計(jì)系統(tǒng)公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計(jì)師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現(xiàn)高良品率、省電型設(shè)計(jì)，面向晶圓廠的40納米生產(chǎn)工藝。　　Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計(jì)能力和高級(jí)DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點(diǎn)，使用光刻物理分析和強(qiáng)化的統(tǒng)計(jì)靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
關(guān)鍵字： Cadence 晶圓設(shè)計(jì) DFM 低功耗

Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計(jì)師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現(xiàn)高良品率、省電型設(shè)計(jì)，面向晶圓廠的40納米生產(chǎn)工藝。　　“TSMC和Cadence之間的合作提供了自動(dòng)化的設(shè)計(jì)技術(shù)，這是在高級(jí)工藝節(jié)點(diǎn)上實(shí)現(xiàn)低風(fēng)險(xiǎn)和快速量產(chǎn)的必要技術(shù)，”TSMC設(shè)計(jì)基礎(chǔ)架構(gòu)營(yíng)銷部高級(jí)主管S.T. Juang說(shuō)。　　Cadence已經(jīng)在多
關(guān)鍵字： Cadence TSMC DFM

Cadence與UMC推出65納米低功耗參考設(shè)計(jì)流程

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導(dǎo)體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設(shè)計(jì)流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時(shí)實(shí)現(xiàn)最佳的65納米低功耗設(shè)計(jì)，該套件中包含了基于CPF的庫(kù)和其他知識(shí)產(chǎn)權(quán)。　　這種65納米低功耗參考流程使用UMC的“Leon”測(cè)試芯片作為參考設(shè)計(jì)。Leon是一個(gè)開放源碼的32位RISC微處理
關(guān)鍵字： Cadence UMC 低功耗 Leon CPF