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cadence reality 文章最新資訊

Cortex-A50的希望：14nm ARM成功流片

　　電子設(shè)計企業(yè)Cadence Design Systems, Inc.今天宣布，借助IBM FinFET晶體管技術(shù)，已經(jīng)成功流片了14nm工藝的ARM Cortex-M0處理器試驗芯片。　　 ? 　　Cadence、ARM、IBM三者之間已經(jīng)達(dá)成了多年的合作協(xié)議　　Cadence、ARM、IBM三者之間已經(jīng)達(dá)成了多年的合作協(xié)議，共同開發(fā)14nm以及更先進(jìn)的半導(dǎo)體工藝，14nm芯片和生態(tài)系統(tǒng)就是三方合作的一個重要里程碑。　　這次的試驗芯片主要是用來對14nm工藝設(shè)計IP的
關(guān)鍵字： Cadence 芯片 FinFET

Cadence技術(shù)與Allegro Package Designer為掌上消費(fèi)電子市場而優(yōu)化

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence 設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布其Allegro? 16.6 Package Designer與系統(tǒng)級封裝(SiP)布局解決方案支持低端IC封裝要求，滿足新一代智能手機(jī)、平板電腦、超薄筆記本電腦的需要。
關(guān)鍵字： Cadence Allegro IC封裝

Cadence簽收解決方案為STMicroelectronics帶來上市優(yōu)勢

全球電子設(shè)計創(chuàng)新Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布服務(wù)于廣泛電子應(yīng)用領(lǐng)域的全球半導(dǎo)體領(lǐng)先企業(yè)STMicroelectronics，通過改用Cadence的簽收解決方案將一款28納米系統(tǒng)級芯片(SoC)的設(shè)計周期縮短了數(shù)周時間。
關(guān)鍵字： Cadence SoC

CSR實現(xiàn)系統(tǒng)加速低功耗、混合信號芯片流片

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)宣布，緊湊型、多媒體及云領(lǐng)域的創(chuàng)新芯片及軟件解決方案的全球供應(yīng)商CSR plc (LSE: CSR; NASDAQ: CSRE)使用Cadence Encounter Digital Implementation(EDI)系統(tǒng)、Cadence Incisive Enterprise Simulator(IES)以及Cadence Conformal Low Power(CLP)加速了一款復(fù)雜低功耗、混合信號芯片的流片。
關(guān)鍵字： Cadence 芯片 CSR

Cadence推出驗證調(diào)試器,實現(xiàn)顯著的效率提升和時間節(jié)省

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布推出Incisive?調(diào)試分析器，這是一款全新的面向RTL、測試平臺與SoC驗證的創(chuàng)新驗證調(diào)試產(chǎn)品，能實現(xiàn)調(diào)試時間與資源投入的大幅節(jié)省。
關(guān)鍵字： Cadence SoC 調(diào)試器

Cadence推出最新版Allegro印刷電路板(PCB)技術(shù)

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro?印刷電路板(PCB)技術(shù)，解決客戶對于高效產(chǎn)品開發(fā)的簡化解決方案的需要。
關(guān)鍵字： Cadence PCB Allegro

Cadence發(fā)布OrCAD 16.6,PSpice性能提高達(dá)20%

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克：CDNS) 于2012年9月25日發(fā)布了具有一系列新功能的Cadence? OrCAD? 16.6 PCB設(shè)計解決方案，用戶定制功能增強(qiáng)，模擬性能提高20%，使用戶得以更快、更有預(yù)見性地創(chuàng)建產(chǎn)品。
關(guān)鍵字： Cadence OrCAD

Cadence首個DDR4 Design IP解決方案在28納米級芯片上得到驗證

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(Cadence Design Systems, Inc.) (NASDQ： CDNS) 日前宣布，Cadence DDR4 SDRAM PHY 和存儲控制器Design IP的首批產(chǎn)品在TSMC的28HPM和28HP技術(shù)工藝上通過硅驗證。
關(guān)鍵字： Cadence DRAM DDR4

Cadence助力Denso大幅提升IC設(shè)計效率

　　Cadence設(shè)計系統(tǒng)公司日前宣布，汽車零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號IC設(shè)計方面實現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。在設(shè)計的模擬部分，根據(jù)多次測試的數(shù)據(jù)結(jié)果，Denso使用Cadence Virtuoso定制/模擬流程(6.1版)實現(xiàn)了30%的效率提升，并預(yù)計在實際設(shè)計上也有相
關(guān)鍵字： Cadence IC設(shè)計

Denso采用Cadence混合信號、低功耗解決方案

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)日前宣布，汽車零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號IC設(shè)計方面實現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。
關(guān)鍵字： Cadence Denso 混合信號

Cadence PCB設(shè)計使用筆記

一、安裝：
SPB15.2 CD1～3，安裝1、2，第3為庫，不安裝
License安裝：
設(shè)置環(huán)境變量lm_license_file D:Cadencelicense.dat
修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280二、用Design Entry CIS
關(guān)鍵字： Cadence PCB 使用筆記

Cadence PCB設(shè)計仿真技術(shù)介紹

Cadence PCB設(shè)計仿真技術(shù)提供了一個全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計，這個強(qiáng)大的仿真引擎可以容易地同各個Cadence PCB原理圖輸入工具結(jié)合，加速了上市時間
關(guān)鍵字： Cadence PCB 仿真技術(shù)

富士通選用Cadence簽收解決方案應(yīng)用于最新參考設(shè)計流程

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布富士通半導(dǎo)體有限公司已經(jīng)采用Cadence Encounter Timing System(ETS)進(jìn)行時序簽收，此前富士通半導(dǎo)體集團(tuán)公司旗下的富士通半導(dǎo)體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設(shè)計的全面對比。
關(guān)鍵字： Cadence 芯片

CadenceRTL-to-GDSII流程幫助夏普縮短設(shè)計周期

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布夏普公司已經(jīng)采用Cadence? Encounter ?RTL-to-GDSII流程開發(fā)其CMOS圖像傳感器，與過去的設(shè)計流程相比，在設(shè)計周期方面加快了兩倍。除了加快產(chǎn)品上市時間外，夏普在時序、面積和生產(chǎn)效率方面也獲得大幅改進(jìn)。
關(guān)鍵字： Cadence 夏普傳感器

Cadence Digital PHY Design IP被燦芯半導(dǎo)體所采用

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布與燦芯半導(dǎo)體共同合作，將Cadence DDR Soft DLL PHY IP應(yīng)用于中芯國際集成電路制造有限公司(SMIC)生產(chǎn)工藝的設(shè)計體系。
關(guān)鍵字： Cadence 燦芯存儲器

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