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TowerJazz參考設(shè)計(jì)流程2.0全面認(rèn)證Cadence混合信號解決方案及工藝設(shè)計(jì)包
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，今天宣布全球集成電路頂尖專業(yè)晶圓廠TowerJazz已認(rèn)證Cadence混合信號解決方案，用于其TowerJazz參考設(shè)計(jì)流程2.0。新參考設(shè)計(jì)流程采用混合信號電源管理技術(shù)，應(yīng)用了Cadence Encounter? Digital Implementation System及Virtuoso?技術(shù)，將統(tǒng)一的定制/模擬與數(shù)字流程應(yīng)用于TowerJazz的TS018PM 180納米及TS035PM 350納米Bipolar-C
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Cadence Palladium XP助力QLogic
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司日前宣布 QLogic 已采用 Cadence Palladium XP 驗(yàn)證計(jì)算平臺以便加快復(fù)雜網(wǎng)絡(luò)交換機(jī)的設(shè)計(jì)。QLogic制造光纖通道、10Gb以太網(wǎng)融合網(wǎng)絡(luò)和面向存儲和高性能計(jì)算 (HPC) 應(yīng)用的InfiniBand交換機(jī)。這些交換機(jī)提供了推動全球領(lǐng)先OEM和最終用戶的存儲、數(shù)據(jù)和HPC網(wǎng)絡(luò)向前發(fā)展所需的端口密度和性能。
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Cadence Palladium XP支持QLogic快速開發(fā)先進(jìn)的網(wǎng)絡(luò)交換機(jī)
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè) Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ:CDNS) 日前宣布 QLogic 已采用 Cadence Palladium XP 驗(yàn)證計(jì)算平臺以便加快復(fù)雜網(wǎng)絡(luò)交換機(jī)的設(shè)計(jì)。QLogic制造光纖通道、10Gb以太網(wǎng)融合網(wǎng)絡(luò)和面向存儲和高性能計(jì)算 (HPC) 應(yīng)用的InfiniBand交換機(jī)。這些交換機(jī)提供了推動全球領(lǐng)先OEM和最終用戶的存儲、數(shù)據(jù)和HPC網(wǎng)絡(luò)向前發(fā)展所需的端口密度和性能。使用Palladium XP系統(tǒng)，QLogic大幅縮短了與開發(fā)復(fù)雜的數(shù)百萬門 (multi-mi
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ARM與Cadence簽署了新的EDA技術(shù)應(yīng)用長期協(xié)議
- ARM與Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)日前宣布成功流片了業(yè)界首款基于ARM CortexTM-A15 MPCoreTM 處理器的20納米設(shè)計(jì)。該測試芯片面向TSMC的20納米工藝，由來自ARM、Cadence與TSMC的工程師使用Cadence RTL-to-signoff流程共同開發(fā)完成。今天的聲明是ARM和Cadence在優(yōu)化Cortex-A15處理器設(shè)計(jì)流程方面合作18個(gè)月的成果。 “Cortex-A15是我們迄今為止最高級的ARM處理器。ARM一直致力
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ARM與Cadence實(shí)現(xiàn)行業(yè)里程碑
- ARM與Cadence設(shè)計(jì)系統(tǒng)公司今天宣布成功流片了業(yè)界首款基于ARM CortexTM-A15 MPCoreTM 處理器的20納米設(shè)計(jì)。該測試芯片面向TSMC的20納米工藝，由來自ARM、Cadence與TSMC的工程師使用Cadence RTL-to-signoff流程共同開發(fā)完成。今天的聲明是ARM和Cadence在優(yōu)化Cortex-A15處理器設(shè)計(jì)流程方面合作18個(gè)月的成果。
- 關(guān)鍵字： Cadence 處理器 Cortex-A15
X-FAB認(rèn)證Cadence物理驗(yàn)證系統(tǒng)用于所有工藝節(jié)點(diǎn)
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence 設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，今天宣布頂尖的模擬/混合信號半導(dǎo)體應(yīng)用晶圓廠X-FAB，已認(rèn)證Cadence物理驗(yàn)證系統(tǒng)用于其大多數(shù)工藝技術(shù)。晶圓廠的認(rèn)證意味著X-FAB已在其所有工藝節(jié)點(diǎn)中審核認(rèn)可了Cadence物理實(shí)現(xiàn)系統(tǒng)的硅精確性，混合信號客戶可利用其與Cadence Virtuoso和Encounter流程的緊密結(jié)合獲得新功能與效率優(yōu)勢。 “創(chuàng)造高級混合信號SoC意味著極大的挑戰(zhàn)，”X-FAB首席技術(shù)官Jens Kosch博士說，“我們的客戶
- 關(guān)鍵字： Cadence SoC
X-FAB認(rèn)證Cadence物理驗(yàn)證系統(tǒng)用于所有工藝節(jié)點(diǎn)
- 2011年10月5日— 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence 設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，今天宣布頂尖的模擬/混合信號半導(dǎo)體應(yīng)用晶圓廠X-FAB，已認(rèn)證Cadence物理驗(yàn)證系統(tǒng)用于其大多數(shù)工藝技術(shù)。晶圓廠的認(rèn)證意味著X-FAB已在其所有工藝節(jié)點(diǎn)中審核認(rèn)可了Cadence物理實(shí)現(xiàn)系統(tǒng)的硅精確性，混合信號客戶可利用其與Cadence Virtuoso和Encounter流程的緊密結(jié)合獲得新功能與效率優(yōu)勢。
- 關(guān)鍵字： Cadence 晶圓
Giantec采用Virtuoso流程實(shí)現(xiàn)了30%的效率提升
- 2011年9月19日 — 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，今日宣布Giantec Semiconductor Corp.已采用Cadence Virtuoso 統(tǒng)一定制/模擬（IC6.1）以及Encounter 統(tǒng)一數(shù)字流程生產(chǎn)其混合信號芯片。Giantec最近采用Cadence軟件設(shè)計(jì)并成功流片了一款用于低功耗微控制器的存儲器產(chǎn)品，這款低功耗微控制器應(yīng)用于智能卡、智能電表和消費(fèi)電子產(chǎn)品。使用Cadence Virtuoso統(tǒng)一定制/模擬流程開發(fā)其混合信號
- 關(guān)鍵字： Cadence 微控制器
基于Cadence的高速PCB設(shè)計(jì)
- 1 引言 隨著人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快.相應(yīng)的高速PCB的應(yīng)用也越來越廣，設(shè)計(jì)也越來越復(fù)雜.高速電路有兩個(gè)方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過45MHz
- 關(guān)鍵字： 設(shè)計(jì) PCB 高速 Cadence 基于
Cadence推出28納米可靠數(shù)字端到端流程
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數(shù)字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設(shè)計(jì)，在性能與上市時(shí)間方面都有著明顯的優(yōu)勢。在Cadence的硅實(shí)現(xiàn)方法的驅(qū)動下，在統(tǒng)一化設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證流程中，通過技術(shù)集成和對核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現(xiàn)千兆門/千兆赫硅片。
- 關(guān)鍵字： Cadence 28納米
Cadence采用最新數(shù)字端到端流程推動28納米的千兆門/千兆赫設(shè)計(jì)
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，宣布推出28納米的可靠數(shù)字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設(shè)計(jì)，在性能與上市時(shí)間方面都有著明顯的優(yōu)勢。在Cadence的硅實(shí)現(xiàn)方法的驅(qū)動下，在統(tǒng)一化設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證流程中，通過技術(shù)集成和對核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現(xiàn)千兆門/千兆赫硅片。通過與Cadence的模擬/混合信號與硅/封裝協(xié)同設(shè)計(jì)領(lǐng)域的無縫綜合，新的數(shù)字28納米流程讓設(shè)計(jì)師能夠全局考慮整個(gè)芯片流程，在高性能、低功耗
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展訊實(shí)現(xiàn)其首款40納米產(chǎn)品的一次性流片成功
- ????????Cadence端到端芯片實(shí)現(xiàn)流程幫助基帶芯片生產(chǎn)商提高生產(chǎn)力、改進(jìn)預(yù)測準(zhǔn)確性以及縮短產(chǎn)品上市時(shí)間 全球領(lǐng)先的電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，宣布總部位于上海的無線通信基帶和RF處理器解決方案領(lǐng)先供應(yīng)商展訊通信有限公司已將其芯片設(shè)計(jì)流程成功遷移到Cadence Silicon Realization，并實(shí)現(xiàn)了其首款40納米低功耗GSM/GPRS/EDGE/TD-SCDMA/HSPA商用無線通信
- 關(guān)鍵字： 展訊 40納米 Cadence EDA
Cadence為復(fù)雜的FPGA/ASIC設(shè)計(jì)提高驗(yàn)證效率
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設(shè)計(jì)者們提高驗(yàn)證效率方面取得最新重大進(jìn)展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標(biāo)準(zhǔn)的全面支持，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動型驗(yàn)證(MDV)的范圍，幫助工程師實(shí)現(xiàn)更快、更全面的驗(yàn)證閉合與硅實(shí)現(xiàn)。
- 關(guān)鍵字： Cadence FPGA
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