?。尺壿嬙O(shè)計對電路結(jié)構(gòu)的影響

　　還有一個使電路復(fù)雜化的原因是邏輯電路的輸入項太多以致需占用過多的面積。我們從圖3和圖4兩個相同功能的邏輯電路和他們對應(yīng)的VHDL描述來分析。

　　比較兩圖可知，圖3是二級邏輯門，每個輸入信號與不只一個邏輯門相連，圖4是三級的邏輯門，每個輸入信號只與一邏輯門相連。由于級數(shù)少，延時也較少，因此圖3的速度要比圖4快。然而，由于圖３ 的輸入項要比圖4大的多（10:5），因此，占用的面積必然也比圖3大。圖4是圖3通過提取公因數(shù)（例中是B和C）得來的，這是把附加的中間項加到結(jié)構(gòu)描述中去的一種過程，它使輸入到輸出中的邏輯級數(shù)增加，犧牲速度換來電路占用面積的減少。對于對延時要求不高的情況下采用這種方法分解邏輯電路以達到減少電路復(fù)雜度的目的。

　　通過以上簡單、初步的探討，我們可以知道，用VHDL進行集成電路的設(shè)計，牽涉到對VHDL語言的使用方法和對設(shè)計的理解程度。本文討論了以下幾個簡化和優(yōu)化電路設(shè)計的3個值得注意的方面：

　?。ǎ保┰谟肰HDL進行設(shè)計中要注意避免不必要的寄存器描述。

　?。ǎ玻┰诰帉懗绦蚯耙葘φ麄€設(shè)計進行較深入的了解?熆蒲У幕?分設(shè)計，多設(shè)想幾種方案行比較的單元取代較多位數(shù)的單元。

　?。ǎ常┰谘訒r要求不高的情況下，可提取邏輯電路公因子?煱閹?分解成含有中間變量的多級電路。