一篇關于IC設計的好文章
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else if (nfsr==2'b10) // if system in operation status;
begin if (j=1) begin j=j+1; end
if (j==1) begin
for (i=0;i=10;i=i+1) //every bit would be xor with register5a
begin //then right-move;
if (register5a[4]^address_endpoint[i])
begin register5a=register5a1; register5a=register5a^ register5b; end else begin register5a=register5a1; end
end
end
end
end
endmodule
圖FIG6是對其使用MODELSIM邏輯仿真工具所生成的波形;
下面是使用synopsys公司的綜合工具DESIGN CPMPILER綜合生成的網(wǎng)表文件(基于TSMC的0.35um CMOS數(shù)字電路庫,注意僅僅選取整個網(wǎng)表的一部分作為示意);:
module crc5 ( sysclk, nfsr, address_endpoint, sout_crc5, en_crc5);
input [10:0] address_endpoint; input[1:0] nfsr; input sysclk, en_crc5; output [4:0] sout_crc5;
wire j[1] , register5b[4] , register5a[3] , register5a[1] , register5b[2] , register5a[4] , register5a[0] , register5b[3] ,
n768[0] , j[0] , register5a[2] , register5b[1] , n899, n900, n901,..... n1041;
RS_ND2_A U458 ( .O(n973), .I1(register5b[2] ), .I2(n1003) );
........
RS_XNR2_A U464 ( .O(n907), .I1(address_endpoint[0]), .I2(register5a[4] ) );
.......
RS_XOR2_A U467 ( .O(n919), .I1(n938), .I2(n917) );
.......
RS_INV_A U472 ( .O(n1002), .I(n921) );
.......
RS_XOR2_A U476 ( .O(n921), .I1(n939), .I2(n918) );
.......
RS_AN2_B U556 ( .O(n899), .I1(n1001), .I2(n908) );
.......
RS_DFF_B j_reg[1] ( .Q(j[1] ), .D(n899), .CK(sysclk) );
RS_DFF_B j_reg[0] ( .Q(j[0] ), .D(n1031), .CK(sysclk) );
RS_DFF_B register5a_reg[4] ( .Q(register5a[4] ), .QB(sout_crc5[4]) , .D( n1032), .CK(sysclk) );
.......
endmodule
design compiler綜合生成的門級電路圖。
對數(shù)位和模擬工程師而言，廠家?guī)焓窃O計的基礎，生成的門級電路的模擬輸出特性或是數(shù)字邏輯是否正確，都須以綜合后仿真為依據(jù)。如果沒有達到自己想要的結(jié)果或是電路過于復雜，就必須再回頭重新調(diào)整自己原先的設計。因而數(shù)位和模擬工程師 的工作總是遵循這樣的法則：VHDL或VERILOG HDL描述（或圖形輸入）—前仿真—— 綜合——后仿真——修改語言描述（或圖形輸入）；而網(wǎng)表文件則是IC設計EDA工具可以識別的標準語言。
(3)layout設計可能是IC TERM中最需藝術(shù)家氣質(zhì)的工作。只是他必須嚴格按照代工廠所提供的設計規(guī)則(design rule)來繪制版圖，或編寫布局布線的約束文件。有兩種版圖設計的方法：直接的手工布局布線和EDA工具的自動布局布線。對ASIC和通用IC電路而言，經(jīng)驗豐富layout工程師的手工操作意味著比自動布局布線更緊湊合理的電路結(jié)構(gòu)，更小的芯片面積，更短的線延遲和更高的后仿真成功率；而自動布局布線則意味著更短的設計周期，更少的人力資源投入；
圖FIG10為上述2.5G D觸發(fā)器的手工layout的版圖；(采用TSMC的0.18um六層布線 Cu CMOS工藝標準,標準:CMOS018 design rule) 一個優(yōu)秀的layout工程師可能同時掌握物理驗證(DRC,ERC)和參數(shù)提取(LVS)工具;設計規(guī)則檢測用于檢查一個版圖是否符合芯片加工廠的工藝約束,而參數(shù)提取則將在前仿真中沒有考慮到的寄生的RC(電阻電容)參數(shù)從生成的版圖中提取出來,反標到網(wǎng)表文件中供模擬和數(shù)位工程師做版圖后仿真之用.模擬和數(shù)位工程師根據(jù)包含了寄生參數(shù)的網(wǎng)表文件來調(diào)整已有的設計以達到項目要求的物理,電氣特性和邏輯功能.然后再將仿真后網(wǎng)表送到layouter手中進行重新的布局布線;這樣的循環(huán)往往要來回數(shù)次才能得到滿意的結(jié)果. 實際的情況往往是版圖設計師和驗證設計師各司其職，只是他們統(tǒng)稱為layout工程師； 為設計出高效專業(yè)的版圖,進行正確的物理驗證和參數(shù)提取,layout工程師必須非常熟悉半導體工藝及其原理,熟悉代工廠的工藝細節(jié),精通工廠提供的設計規(guī)則.layo ut設計師是一個term中和工藝關系最密切的環(huán)節(jié)； layout的經(jīng)驗是設計師最可寶貴的財產(chǎn);
（4）TEST engineer;眾所周知，現(xiàn)代IC的發(fā)展已經(jīng)使得測試占到整個設計成本的 30%左右。設計的可測試性以及樣片的測試成為產(chǎn)品的重要方面。所謂可測性即在設計階段，為了芯片性能測試和工藝正確性測試的需要，設計師必須在芯片上加入大量的與功能無關的測試電路。有時這種測試版圖甚至超過功能模塊的面積！樣片測試則是在預投片后對芯片樣品進行細致的預定功能測試。測試手段的不斷進步使得芯片的功耗分析、熱分析、功能分析、信號完整性分析等等的精度和涵蓋的范圍愈來愈深入和廣泛；而用于測試的設備儀器和軟件投入也愈來愈大。 測試工程師的工作結(jié)果是一個設計是否成功的標準依據(jù)。
(5)經(jīng)驗豐富的項目主管
技術(shù)主管首先是資深ASIC設計工程師（Junior ASIC Design Engineers），
4.雄厚的經(jīng)濟基礎
5.結(jié)論
從項目論證到選擇合適的實現(xiàn)方法，從使用不同的EDA工具到分配合理的人力資源。集成電路設計的每一個環(huán)節(jié)都相互關聯(lián)和影響，都是關系產(chǎn)品成敗不可或缺的因 素。我國的微電子技術(shù)在50、60年代并不比美日差，那時半導體技術(shù)研究有“遍地開花”之說。但因為種種原因（比如政策上的和大環(huán)境上的）使的我們今天已經(jīng)遠遠落后于美國、日本、韓國等國家和我國的臺灣地區(qū)。現(xiàn)在國家開始逐漸重視IC產(chǎn)業(yè)；加入WTO有望打破日美發(fā)達國家對我們的技術(shù)封鎖；國內(nèi)有豐富的人力資源；很多著名的半導體廠商開始在大陸投資建廠、設立研究機構(gòu)......這些為我國微電子產(chǎn)業(yè)的快速啟動和發(fā)展創(chuàng)造了前所未有的有利條件。國內(nèi)的微電子行業(yè)如何迎接挑戰(zhàn)，如何在落后日美10年的情況下迎頭趕上？我認為是一個很值得研究的課題。但我們堅信只要可以很好的解決這個課題;國家加大對微電子行業(yè)的投資力度;設立有效的IC設計和生產(chǎn)人力資源管理和使用制度，吸引更多的人加入到IC產(chǎn)業(yè)并減少每年白白流失到國外的IC設計人才（由于國外的IC產(chǎn)業(yè)的報酬都很高，如清華、中科院、復旦等學校的大量IC人才流失到國外）；鼓勵基礎研究和與國外先進技術(shù)廠商加強技術(shù)和學術(shù)交流；借鑒韓國和臺灣在微電子產(chǎn)業(yè)發(fā)展方面的經(jīng)驗教訓；不盲目地上馬項目，腳踏實地地努力；我想正如臺灣UMC首席技術(shù)教授、中科院外籍院士、DRAM 器件的發(fā)明人施敏先生所說：“不出10年大陸的微電子產(chǎn)業(yè)就會趕超臺灣”。
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