最好的學(xué)習(xí)，就是在項(xiàng)目中學(xué)習(xí)；最好的學(xué)習(xí)就是問題觸發(fā)的學(xué)習(xí)。

因?yàn)槲以谘芯克A段主要解決的是音頻、光電等模擬電路，同時(shí)主要接觸的也是TI的一些DSP，所以對(duì)高速數(shù)字電路其實(shí)是沒有概念的。后來到了華為才進(jìn)行一些系統(tǒng)性的學(xué)習(xí)，對(duì)高速接口的PCB設(shè)計(jì)進(jìn)一步深入理解。

雖然第一份工作這個(gè)階段沒有接觸高速數(shù)字電路，一些PCB設(shè)計(jì)的基礎(chǔ)理論和基礎(chǔ)技能是在這個(gè)階段的。

小團(tuán)隊(duì)有小團(tuán)隊(duì)的好處：1、全流程理解產(chǎn)品。

2、自動(dòng)動(dòng)手Layout，大家知道當(dāng)時(shí)很多大企業(yè)已經(jīng)把硬件工程師和PCB工程師開發(fā)分工。

3、自主器件選型，硬件設(shè)計(jì)有自主的發(fā)揮空間。

4、自我構(gòu)建逐步完善質(zhì)量體系和流程。在大公司更多是按照公司制定的流程、規(guī)范走，往往工程師缺乏思考。而在原來的研究所團(tuán)隊(duì)，是一個(gè)自我構(gòu)建研發(fā)體系流程的過程，我覺得對(duì)我思考團(tuán)隊(duì)產(chǎn)品交付質(zhì)量，是有很大幫助的。

雖然沒有正規(guī)軍的打法，但是自我思考的過程對(duì)我的認(rèn)知提升還是很有幫助的。

那么在當(dāng)時(shí)的開發(fā)環(huán)境中，即使沒有接觸過“信號(hào)質(zhì)量”等一些概念。但是一些設(shè)計(jì)基礎(chǔ)的理念，也是通過：師父的傳授、同事間交流、看書、學(xué)習(xí)網(wǎng)上的資料等方式進(jìn)行，也是可以得到快速成長(zhǎng)的。

有一些基本的設(shè)計(jì)理念，只要有電路基礎(chǔ)，就可以通過“常識(shí)”就可以知道。

例如：PCB的走線不能太長(zhǎng)！線間距不能太近！

1、PCB走線為什么不能太長(zhǎng)？

PCB（Printed Circuit Board）是電子設(shè)備中的重要組成部分，用于連接和支持電子元件。走線是將電子元件之間的電路連接起來的過程。在PCB設(shè)計(jì)中，過長(zhǎng)的走線可能會(huì)導(dǎo)致一些問題，包括以下幾點(diǎn)：

• 信號(hào)衰減：電路中的信號(hào)在傳輸過程中會(huì)受到衰減，過長(zhǎng)的走線會(huì)增加信號(hào)衰減的可能性。信號(hào)衰減可能導(dǎo)致信號(hào)失真、噪聲增加和通信錯(cuò)誤。尤其是對(duì)于高頻信號(hào)和快速信號(hào)傳輸，過長(zhǎng)的走線會(huì)更加明顯地引起問題。

• 信號(hào)延遲：電路中的信號(hào)傳播需要一定的時(shí)間，過長(zhǎng)的走線會(huì)增加信號(hào)傳播的延遲。在一些應(yīng)用中，如高速通信和時(shí)序敏感的電路，信號(hào)延遲可能會(huì)導(dǎo)致系統(tǒng)性能下降或功能失效。

• 串?dāng)_干擾：過長(zhǎng)的走線會(huì)增加電路之間的串?dāng)_干擾的可能性。串?dāng)_干擾是指一個(gè)信號(hào)線上的信號(hào)對(duì)其他信號(hào)線產(chǎn)生的干擾。當(dāng)走線過長(zhǎng)時(shí)，信號(hào)線之間的電磁相互作用可能會(huì)導(dǎo)致信號(hào)的串?dāng)_，從而引入錯(cuò)誤或干擾。

• PCB布局困難：過長(zhǎng)的走線可能導(dǎo)致布局上的困難。PCB布局時(shí)需要考慮信號(hào)的路徑、電源和地線的分布、元件的布置等因素。如果走線過長(zhǎng)，可能會(huì)增加布局的復(fù)雜性，使得設(shè)計(jì)更加困難。

因此，在PCB設(shè)計(jì)中，通常需要盡量控制走線的長(zhǎng)度，以確保信號(hào)的可靠傳輸和系統(tǒng)的性能。這可以通過合理的電路布局、信號(hào)線的路徑規(guī)劃、使用適當(dāng)?shù)膶娱g連接等方法來實(shí)現(xiàn)。

2、PCB走線太長(zhǎng)，最終綜合的寄生電容會(huì)增加

不用到微觀層面去分析。我們根據(jù)電容的定義就知道：兩個(gè)間距保持不變的平面，面積越大，電容值越大。所以走線越長(zhǎng)，則會(huì)導(dǎo)致綜合的對(duì)地容性會(huì)持續(xù)增大。電容的容值越大，則相當(dāng)于低通濾波器，會(huì)衰減掉高頻分量。

我們不需要到微觀層面去分析，就知道走線太長(zhǎng)，在接收端肯定影響高頻分量。后面咱們通過系列化文章進(jìn)入微觀層面去看PCB走線。

當(dāng)PCB走線過長(zhǎng)時(shí)，寄生的電容會(huì)變大。這是因?yàn)樽呔€的長(zhǎng)度增加會(huì)增加電路元件之間的物理距離，進(jìn)而導(dǎo)致電容的增加。以下是導(dǎo)致寄生電容增加的幾個(gè)主要因素：

1. 走線長(zhǎng)度增加：走線的長(zhǎng)度是電容值的一個(gè)關(guān)鍵因素。根據(jù)電容的定義，電容值與電場(chǎng)中的電場(chǎng)強(qiáng)度以及物體之間的距離成正比。當(dāng)走線的長(zhǎng)度增加時(shí)，物體之間的距離增加，導(dǎo)致電容值增加。

2. 走線寬度和厚度：走線的寬度和厚度也會(huì)對(duì)寄生電容產(chǎn)生影響。通常情況下，走線寬度越大，走線之間的電場(chǎng)強(qiáng)度就越小，從而減小了電容值。而走線的厚度增加則會(huì)導(dǎo)致電容值增加，因?yàn)樽呔€厚度的增加會(huì)增加走線的表面積，從而增加了電容的效果。

3. 周圍環(huán)境和臨近走線：寄生電容的大小還與周圍環(huán)境和臨近走線的位置有關(guān)。當(dāng)走線過長(zhǎng)時(shí)，與其他走線之間的距離可能變得更近，這會(huì)導(dǎo)致臨近走線之間的電容增加。此外，周圍環(huán)境中的其他導(dǎo)體或地平面也會(huì)對(duì)走線之間的電容產(chǎn)生影響。

需要注意的是，寄生電容的增加可能會(huì)對(duì)電路的性能產(chǎn)生負(fù)面影響。它可以影響信號(hào)的傳輸速度、引入干擾和串?dāng)_等問題。因此，在PCB設(shè)計(jì)中，需要合理規(guī)劃走線長(zhǎng)度和布局，以控制寄生電容的大小，確保電路的可靠性和性能。

3、PCB走線太長(zhǎng)，最終綜合的寄生電感會(huì)增加

當(dāng)PCB走線過長(zhǎng)時(shí)，寄生的電感會(huì)變大。這是因?yàn)樽呔€的長(zhǎng)度增加會(huì)增加電路元件之間的物理距離，進(jìn)而導(dǎo)致電感的增加。以下是導(dǎo)致寄生電感增加的幾個(gè)主要因素：

1. 走線長(zhǎng)度增加：根據(jù)電感的定義，電感值與電路中的線圈（走線）長(zhǎng)度成正比。當(dāng)走線的長(zhǎng)度增加時(shí)，線圈的長(zhǎng)度也增加，導(dǎo)致電感值增加。

2. 走線寬度和厚度：走線的寬度和厚度對(duì)寄生電感也有一定影響。較寬的走線和較厚的走線會(huì)減小走線的電感值，因?yàn)樗鼈兲峁┝烁嗟膶?dǎo)體表面積和截面積，從而減少了線圈的長(zhǎng)度。

3. 走線形狀和布局：走線的形狀和布局也會(huì)影響寄生電感。例如，蜿蜒曲折、盤繞或環(huán)繞式的走線形狀會(huì)增加走線的電感值。此外，如果走線與其他走線或?qū)w之間存在臨近或相互耦合，也會(huì)增加走線的寄生電感。

寄生電感的增加可能對(duì)電路產(chǎn)生負(fù)面影響。它可以導(dǎo)致信號(hào)傳輸速度減慢、引入串?dāng)_、降低電路的帶寬等問題。因此，在PCB設(shè)計(jì)中，需要合理規(guī)劃走線長(zhǎng)度、寬度和布局，以控制寄生電感的大小，確保電路的可靠性和性能。

4、PCB走線太長(zhǎng)，增加寄生電阻

這個(gè)按照電阻的定義就想得通，此處不做解釋。

5、通過布局優(yōu)化走線長(zhǎng)度

在設(shè)計(jì)中，布局是一個(gè)重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認(rèn)為，合理的布局是PCB 設(shè)計(jì)成功的第一步。簡(jiǎn)單的理解，PCB布局就是把所有的元器件按照功能結(jié)構(gòu)、模塊化、滿足DXF的要求、滿足順暢布局、布線等原則進(jìn)行。

考慮整體美觀，一個(gè)產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認(rèn)為該產(chǎn)品是成功的。在一個(gè)PCB 板上，組件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。

合理的布局，才能優(yōu)化整理的走線最短路徑。布局不合理，就會(huì)導(dǎo)致不必要的走線長(zhǎng)度。

我們把還沒連接的PCB，用細(xì)線表示連接關(guān)系的線，叫做鼠線，又叫飛線。鼠線指兩點(diǎn)間表示連接關(guān)系的線。如你在原理圖上設(shè)定的兩個(gè)焊盤之間有連接關(guān)系，那么導(dǎo)入LAYOUT后就會(huì)在兩個(gè)焊盤間生成一根鼠線以指導(dǎo)你布線。

鼠線也是幫助你初步判斷會(huì)不會(huì)走得太繞線。所以，這種樸素的知識(shí)也就是人人都知道：一個(gè)器件布下去之前，轉(zhuǎn)幾個(gè)90°，看看怎樣走線最短。

例如一些大型的處理器的電源管腳的分布，是考慮到你的走線的。所以你在設(shè)計(jì)電源模塊的擺放的時(shí)候，也要考慮各個(gè)大電流電源供電走線不要交叉。所以一開始就要規(guī)劃好，電源怎么供電、時(shí)鐘怎么布放、接口怎么出，其實(shí)除了為了布局階段“布進(jìn)去”，還為了布線階段“走得順”。

5、既然PCB走線要走得短減少寄生參數(shù)，為什么會(huì)有“蛇形走線”

蛇形走線最主要是為了保證電路時(shí)序約束的正確。數(shù)字電路中高低電平相互翻轉(zhuǎn)的時(shí)候是需要時(shí)間的，為了保證在接受端電平能被正確的采樣，通常會(huì)預(yù)留一點(diǎn)時(shí)間給信號(hào)電平建立起來，同樣，正確的采樣也需要一點(diǎn)時(shí)間，就需要信號(hào)翻轉(zhuǎn)到某個(gè)電平后保持一段時(shí)間。

這就是所謂的建立時(shí)間（setup time）和保持時(shí)間（hold time）。

建立時(shí)間、保持時(shí)間模型展現(xiàn)；建立時(shí)間余量、保持時(shí)間余量的計(jì)算；以及系統(tǒng)允許時(shí)鐘頻率的最大頻率計(jì)算。

建立時(shí)間（Tsu）：在時(shí)鐘采樣沿之前，數(shù)據(jù)必須保持穩(wěn)定的時(shí)間，該時(shí)間量稱為建立時(shí)間。

保持時(shí)間（Th）：在時(shí)鐘采樣沿之后，數(shù)據(jù)必須保持穩(wěn)定的最短時(shí)間。

理想最優(yōu)的建立時(shí)間和保持時(shí)間出現(xiàn)在數(shù)據(jù)中間采樣的位置，如下所示，實(shí)質(zhì)就是使觸發(fā)器在采樣沿得到穩(wěn)定的數(shù)據(jù)，如果數(shù)據(jù)在時(shí)鐘上升沿的建立保持時(shí)間內(nèi){latch edge-setup，latch edge+hold time}發(fā)生跳變，則會(huì)產(chǎn)生亞穩(wěn)態(tài)輸出，即輸出值在短時(shí)間內(nèi)處于不確定態(tài)，有可能是1，有可能是0，也可能什么都不是，處于中間態(tài)。

在現(xiàn)在的高速數(shù)字設(shè)計(jì)中，其實(shí)串行總線的接口已經(jīng)大行其道了。在我們剛工作的階段，其實(shí)還是大量的并行總線在大量使用：包括DDR、PCI、LPC、LocalBus，這些并行的接口需要時(shí)鐘去采樣數(shù)據(jù)，基本原理就是大家數(shù)字電路去學(xué)習(xí)的“D觸發(fā)器”。

所以，現(xiàn)在還在用"蛇形走線"繞等長(zhǎng)來滿足建立保持時(shí)間的設(shè)計(jì)主要應(yīng)用于DDR相關(guān)的設(shè)計(jì)。大量的并行接口已經(jīng)被PCIe、USB、SATA……這樣的串行總線代替了。所以在高速數(shù)字設(shè)計(jì)上，大家非常關(guān)注“眼圖”。

在DDR中其實(shí)比單純考慮D觸發(fā)器的方式要復(fù)雜一些

1、有三種采樣關(guān)系：

（1）CLK與ADDR/CMD

（2）DQS與CLK

（3）DQS與DQ

DQS和DQ的關(guān)系，還需要分別考慮讀和寫

寫周期：

讀周期：

我們知道對(duì)于DQ信號(hào)來說，是一組總線。也就是說是由一個(gè)DQS作為時(shí)鐘，去采樣多個(gè)DQ信號(hào)。那么同一組DS信號(hào)之間的傳輸延時(shí)就要一致，并且我們希望盡量達(dá)成最優(yōu)的建立保持時(shí)間的結(jié)果。我們就需要對(duì)走線延時(shí)進(jìn)行調(diào)整，以滿足我們期望的建立保持時(shí)間的需求。