4 硬件實(shí)現(xiàn)

　　4.1 代碼實(shí)現(xiàn)

//+FHDR===============================================================
// Copyright 2005,UESTC,All rights reserved.
// File Name : alarm_deal.v
// Author　　:Yangbing
// Release History
// Version　　　Date　　　　　　Author Description
// 1.0　　　　　20/05/2005　　　initial version
//-FHDR==============================================================
`timescale 1ns/10ps
module alarm_deal (clk,resetn,mode,dm,pulse_out,pulse_back,ch_sel,mux_enable,
alarm_out,alarm_outn);
//====================================================================
//　　　　　　input ports declaration
//====================================================================
……………………………………………………………………………………………………
…………………………………………………………………………………………………..
//======================end module ====================================
endmodule
//================= alarm_deal verilog file end =============================

　　4.2 電路結(jié)構(gòu)

　　本系統(tǒng)采用0.5u mix signal 工藝，在成都國(guó)騰微電子有限公司的工作平臺(tái)的支持下，已經(jīng)成功完成綜合驗(yàn)證，版圖設(shè)計(jì)工作。綜合電路結(jié)構(gòu)如圖7：

圖7 電路結(jié)構(gòu)

　　圖8 版圖結(jié)構(gòu)

　　4.3 版圖設(shè)計(jì)

　　該版圖設(shè)計(jì)采用0.5u mix signal 工藝，版圖結(jié)構(gòu)如圖8所示。