基于ASIC設(shè)計(jì)的手工綜合研究
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隨著專(zhuān)用集成電路(Application Specific Integrat-ed Circuit)設(shè)計(jì)的迅速發(fā)展，將寄存器傳輸級(jí)(RTL)描述的手工綜合成門(mén)級(jí)網(wǎng)表，是IC前端設(shè)計(jì)中的關(guān)鍵技術(shù)。在當(dāng)前IC設(shè)計(jì)中，通常在行為級(jí)功能驗(yàn)證后，采用軟件進(jìn)行自動(dòng)綜合的方式。這種方式雖然縮短了ASIC設(shè)計(jì)的周期，但是利用軟件綜合的門(mén)級(jí)電路存在很大的冗余，從而影響到整個(gè)芯片的版圖面積和延時(shí)。如果采用手工綜合，則會(huì)得到最簡(jiǎn)的電路結(jié)構(gòu)和最少的線路延時(shí)。在總體上，手工邏輯綜合可分為時(shí)序邏輯綜合和組合邏輯綜合。
在此，以成功開(kāi)發(fā)的無(wú)線發(fā)碼遙控編碼芯片為實(shí)例，詳細(xì)介紹手工綜合RTL級(jí)代碼的理論依據(jù)和實(shí)用方法，重點(diǎn)介紹時(shí)序邏輯綜合的實(shí)現(xiàn)方法，將時(shí)序邏輯綜合的實(shí)現(xiàn)方法歸納出各種描述的一般特征，將用戶多種多樣的描述歸整為五種形式，避免了綜合過(guò)程中的盲目性，使得整個(gè)綜合過(guò)程有據(jù)可依，從而提高綜合的效率和準(zhǔn)確性，并對(duì)手工綜合進(jìn)行深入的研究。
1 組合邏輯綜合
組合邏輯綜合的功能是對(duì)組合邏輯函數(shù)的描述形式進(jìn)行一系列轉(zhuǎn)換和優(yōu)化，求取實(shí)現(xiàn)該邏輯函數(shù)性能最佳的組合邏輯結(jié)構(gòu)形式，并生成與邏輯功能描述相等價(jià)的優(yōu)化的邏輯級(jí)結(jié)構(gòu)描述。由于行為級(jí)描述或寄存器傳輸級(jí)描述經(jīng)轉(zhuǎn)換后所得到的邏輯級(jí)的邏輯函數(shù)表示通常都是非優(yōu)化的表示，因此就需要使用邏輯優(yōu)化工具對(duì)其進(jìn)行綜合和優(yōu)化。
組合邏輯綜合的目標(biāo)通常有：其一是為了在滿足延遲的約束下將面積最小化；其二是為了提高電路的可測(cè)試性。
組合邏輯電路設(shè)計(jì)是數(shù)字電路設(shè)計(jì)的基礎(chǔ)。相對(duì)時(shí)序邏輯電路而言其綜合過(guò)程要簡(jiǎn)單，可參考上面的手工綜合步驟，在這里設(shè)計(jì)了兩個(gè)電路對(duì)ASIC的手工綜合進(jìn)行具體研究。
1．1 單增量加法器(4位)
所謂單增量加法器，就是在二進(jìn)制計(jì)算中，行使代碼換算的任務(wù)，即二進(jìn)制計(jì)算中若輸出有N值存在，接下來(lái)的數(shù)值就是N+1，為了把輸出值從N變?yōu)镹+1就必須做一個(gè)電路。若其Verilog HDL描述語(yǔ)言為：
counter_disp=counter_disp+4'd1；
則綜合步驟為：
(1)列出真值表(略)；
(2)從真值表可以得出其邏輯表達(dá)式為：
(3)綜合后的電路圖如圖1所示。
評(píng)論