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Cadence聯(lián)合IBM、三星和特許半導(dǎo)體聯(lián)合推出65納米參考流程
- Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導(dǎo)體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設(shè)計平臺，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級芯片（So
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數(shù)字IC設(shè)計平臺的最新軟件版本
- CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘栐O(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 “最新版本Enc
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Cadence發(fā)布Cadence Encounter數(shù)字IC設(shè)計平臺最新版
- Cadence設(shè)計系統(tǒng)公司發(fā)布Cadence Encounter® 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘栐O(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 “最新版本Encounter平臺的發(fā)
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Cadence的Global Route Environment技術(shù)為PCB設(shè)計制訂新標(biāo)準(zhǔn)
- Cadence設(shè)計系統(tǒng)公司發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)
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Cadence為PCB設(shè)計制訂新標(biāo)準(zhǔn)Global Route Environment
- Cadence設(shè)計系統(tǒng)公司今日發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)范。 該技術(shù)問世之前，PCB設(shè)計人員要花費幾周或幾個月的時間
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CADENCE邏輯設(shè)計技術(shù)為亞太芯片設(shè)計商帶來競爭優(yōu)勢
- CADENCE宣布四家亞太芯片設(shè)計公司——Altek 公司、互芯集成電路有限公司（CoolSand Technologies）、韓國電子通信研究院(ETRI)以及 Moai電子公司已經(jīng)選擇具有全局綜合技術(shù)的 Cadence® Encounter® RTL Compiler解決方案，以改良芯片設(shè)計，加快上市時間。Encounter RTL Compiler綜合與Encounter Confo
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飛思卡爾使用CADENCE模擬混合信號錦囊加速流程開發(fā)
- Cadence宣布飛思卡爾半導(dǎo)體公司已經(jīng)采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飛思卡爾是無線、網(wǎng)絡(luò)、汽車、消費和工業(yè)市場的嵌入式半導(dǎo)體設(shè)計及制造的全球領(lǐng)先企業(yè)。飛思卡爾已經(jīng)采用AMS Methodology Kit以應(yīng)用高級AMS技術(shù)、流程和方法學(xué)的主要功能。通過使用Cadence錦囊作為其基礎(chǔ)方法學(xué)，飛思卡爾能夠更加迅速地獲取并在全球?qū)嵤?、?nèi)部開發(fā)世界級設(shè)
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Cadence推出第一套完整支持CPF的解決方案
- Cadence推出了Cadence Low-Power Solution，這是用于低功耗芯片的邏輯設(shè)計、驗證和實現(xiàn)的業(yè)界第一套完全集成的、標(biāo)準(zhǔn)化的流程。Cadence Low-Power Solution將領(lǐng)先的設(shè)計、驗證和實現(xiàn)技術(shù)與Si2 Common Power Format （CPF）相集成，為IC工程師提供端到端的低功耗設(shè)計方案。CPF是在設(shè)計過程初期詳細(xì)定義節(jié)約功耗技術(shù)的標(biāo)準(zhǔn)化格式。通過在整個設(shè)計過程中保存低功耗
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掌微科技采用Cadence Encounter數(shù)字IC設(shè)計平臺加速GPS芯片設(shè)計
- Cadence宣布掌微科技（Centrality CommunICations）采用了具有全局綜合技術(shù)的Cadence® Encounter® RTL Compiler和Encounter Conformal® Equivalence Checker設(shè)計工具，成功加速了其芯片實體設(shè)計過程，并大大縮小了芯片尺寸。在Cadence先進(jìn)
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CADENCE、MAGMA和EXTREME DA通過Si2開發(fā)行業(yè)標(biāo)準(zhǔn)庫格式
- 在ARM公司, Virage Logic Corporation 公司和Altos Design Automation公司的支持下,Cadence設(shè)計系統(tǒng)公司、Magma®公司和Extreme DA宣布，在Si2組織的Open Modeling Coalition框架下成功開發(fā)出一種全新的標(biāo)準(zhǔn)統(tǒng)計分析庫格式。這種開放的統(tǒng)計庫格式是基于電流源模型。其開發(fā)目的除了促進(jìn)65納米及以下工藝節(jié)點的設(shè)計工具和方法學(xué)之
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CADENCE與中芯提供90納米低功耗解決方案
- Cadence 設(shè)計系統(tǒng)公司與中芯國際集成電路制造有限公司宣布，兩家公司已經(jīng)聯(lián)合開發(fā)出低功耗數(shù)字設(shè)計參考流程，支持SMIC先進(jìn)的90納米工藝技術(shù)。該設(shè)計參考流程包含對Cadence® Encounter®時序系統(tǒng)的支持，以滿足設(shè)計師為計算機、消費電子、網(wǎng)絡(luò)及無線產(chǎn)品市場開發(fā)集成電路越來越高的需求。 該設(shè)計參考流程結(jié)合了Cadence Encounter數(shù)字IC設(shè)計平臺和Cadence可制造性設(shè)計(DFM）技術(shù)，攻克
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Tensilica實現(xiàn)對Synopsys和Cadence支持
- TensilicaÒ宣布增加了自動可配置處理器內(nèi)核的設(shè)計方法學(xué)以面對90納米工藝下普通集成電路設(shè)計的挑戰(zhàn)。這些增加支持Cadence和Synosys工具的最新能力，包括自動生成物理設(shè)計流程腳本，自動輸入用戶定義的功耗結(jié)構(gòu)以及支持串繞分析。 Tensilica利用Synopsys的Power Compiler™的低功耗優(yōu)化能力，同時在Xtensa LX內(nèi)核和所有設(shè)計者自定義的擴展功能中自動的插入精細(xì)度時鐘門控，從而降低動態(tài)功耗。新自動生成的Xtensa布線腳本可
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Cadence推出RF設(shè)計Kits
- Cadence RF（射頻）設(shè)計方法學(xué)"Kits"（錦囊）可解決無線設(shè)計的關(guān)鍵問題。這個新設(shè)計包致力于應(yīng)對新生技術(shù)域的挑戰(zhàn)。RF收發(fā)器是所有無線設(shè)備的一個核心模塊，而且2005 Gartner報告預(yù)測到2006年無線IC的需求將會達(dá)到461億美金。Cadence RF設(shè)計方法學(xué)錦囊可幫助無線芯片設(shè)計人員縮短設(shè)計周期，增加可預(yù)測性，并保證硅片性能達(dá)到設(shè)計目標(biāo)。
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cadence介紹
EDA仿真軟件Cadence
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Cadence Design Systems Inc.是全球最大的電子設(shè)計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo) [ 查看詳細(xì) ]
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