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下一代Cadence JasperGold 效能增15倍
- 益華電腦(Cadence)推出下一代Cadence JasperGold形式驗(yàn)證平臺，此新型形式驗(yàn)證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗(yàn)證時程達(dá)3個月。 JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統(tǒng)開發(fā)套
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Cadence推出Innovus設(shè)計實(shí)現(xiàn)系統(tǒng)周轉(zhuǎn)時間減少最高達(dá)10倍，并交付最佳品質(zhì)的結(jié)果
- Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設(shè)計實(shí)現(xiàn)系統(tǒng)，這是新一代的物理設(shè)計實(shí)現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開發(fā)人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標(biāo)的的設(shè)計。Innovus設(shè)計實(shí)現(xiàn)系統(tǒng)由具備突破性優(yōu)化技術(shù)所構(gòu)成的大規(guī)模的并行架構(gòu)所驅(qū)動，在先進(jìn)的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點(diǎn)上通常能提升10%到20%的功耗、性能和面
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燦芯半導(dǎo)體運(yùn)用Cadence數(shù)字設(shè)計實(shí)現(xiàn)和Signoff工具，提升了4個SoC設(shè)計項(xiàng)目的質(zhì)量并縮短了上市時間
- Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運(yùn)用Cadence® 數(shù)字設(shè)計實(shí)現(xiàn)和signoff工具，完成了4個28nm系統(tǒng)級芯片(SoC)的設(shè)計，相比于先前的設(shè)計工具，使其產(chǎn)品上市時間縮短了3周。通過使用Cadence設(shè)計工具，燦芯半導(dǎo)體的設(shè)計項(xiàng)目實(shí)現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計實(shí)現(xiàn)系統(tǒng)用于物理實(shí)現(xiàn)、Cadence Voltus™ IC電源完整
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Cadence與海思在FinFET設(shè)計領(lǐng)域擴(kuò)大合作
- 益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應(yīng)商海思半導(dǎo)體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設(shè)計領(lǐng)域大幅擴(kuò)增采用Cadence 數(shù)位與客制/類比流程，并于10奈米和7奈米制程的設(shè)計流程上密切合作。 海思半導(dǎo)體也廣泛使用Cadence數(shù)位和客制/類比驗(yàn)證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權(quán)，將于矽中介層基底(silicon interp
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基于RFID的手機(jī)防盜裝置設(shè)計方案
- 一、項(xiàng)目概述 1.1 引言 到二十一世紀(jì)初，RFID迎來了一個嶄新的發(fā)展時期，其在民用領(lǐng)域的價值開始得到世界各國的廣泛關(guān)注。RFID(Radio Frequency Identification的)，即射頻識別。RFID射頻識別是一種非接觸式的自動識別技術(shù)，它通過射頻信號自動識別目標(biāo)對象并獲取相關(guān)數(shù)據(jù)，識別工作無須人工干預(yù)，可工作于各種惡劣環(huán)境。RFID技術(shù)可識別高速運(yùn)動物體并可同時識別多個目標(biāo)，操作快捷方便。 1.2 項(xiàng)目背景/選題動機(jī) 手機(jī)已經(jīng)成為人們生活中不可或缺的部分。
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淺談PCB設(shè)計從淺到深設(shè)計
- 曾經(jīng)看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊(duì)伍，之后altium 、cadence等等。隨著畫板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項(xiàng)越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。 第一、大多數(shù)PCB的設(shè)計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到
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Cadence IP組合和工具支持臺積電新的超低功耗平臺
- 全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計工具可支持臺積電全新的超低功耗(ULP)技術(shù)平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節(jié)點(diǎn)，以利于最新的移動和消費(fèi)電子產(chǎn)品的低功耗需求。 為加速臺積電超低功耗平臺的技術(shù)發(fā)展，Cadence將包括存儲器、接口及模擬功能的設(shè)計IP遷移到此平臺。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應(yīng)用，包括影像、永遠(yuǎn)在線的語音、面部識
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Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合
- 全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產(chǎn)品組合包括了在開發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過測試芯片測試。有關(guān)IP
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Cadence數(shù)字與定制/模擬工具通過臺積電16FF+制程的認(rèn)證，并與臺積電合作開發(fā)10納米FinFET工藝
- 全球知名電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設(shè)計參考手冊(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計劃于2014年11月實(shí)現(xiàn)。Cadence也和臺積電合作實(shí)施了16FF+ 制程定制設(shè)計參考流程的多處改進(jìn)。此外，Cadence也
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臺積電采用Cadence的16納米FinFET單元庫特性分析解決方案
- 全球知名電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發(fā)的單元庫分析工具設(shè)置已在臺積電網(wǎng)站上線，臺積電客戶可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 利用本地的Spectre API整合方案，Liberate和Spect
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cadence設(shè)計提高篇之團(tuán)隊(duì)合作
- 在高密度互聯(lián)技術(shù)中，PCB規(guī)模比較大，需要進(jìn)行團(tuán)隊(duì)合作，接下來，給大家介紹一種合作開發(fā)的方法。 如圖1，為我們需要合作的PCB板。 ? 圖1 在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點(diǎn)擊place->Design Partition，然后點(diǎn)擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
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cadence之器件原理封裝的提取
- 有好幾個同事問我cadence之capture中關(guān)于保存元器件封裝的問題。 我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設(shè)計的基礎(chǔ)，封裝庫有一丁點(diǎn)的錯誤，可能辛苦幾個月的設(shè)計就白費(fèi)了，比如：電源管腳、地管腳定義錯、地址線數(shù)據(jù)線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復(fù)雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調(diào)試沒
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彩殼內(nèi)部的秘密!惠普Pavilion 15拆解圖
- 惠普Pavilion系列筆記本一直是面向中高端家庭用戶的消費(fèi)類產(chǎn)品，在英特爾發(fā)布下一代處理器之前，惠普也并不急于推出他們最新的產(chǎn)品，而是進(jìn)一步鞏固他們在各個領(lǐng)域市場的地位，另一方面也是為了迎合消費(fèi)者對于不同價位段產(chǎn)品的實(shí)際需求。這一次我們?yōu)榇蠹規(guī)淼氖腔萜誔avilion 15的拆解圖賞，供大家一覽其內(nèi)部的做工情況。 點(diǎn)擊任意圖片，進(jìn)入讀圖模式
- 關(guān)鍵字： 惠普 筆記本 Pavilion 15
Cadence推出Voltus-Fi定制型電源完整性方案
- 8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗(yàn)證部門產(chǎn)品營銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產(chǎn)品的特點(diǎn)。 VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認(rèn)證，從而創(chuàng)建了設(shè)計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
- 關(guān)鍵字： Cadence Voltus-Fi SPICE 201409
Cadence在上海成功舉辦2014年使用者大會CDNLive 2014！
- 全球電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會，會議集聚了Cadence的技術(shù)用戶、開發(fā)者、業(yè)界專家與行業(yè)媒體700多人，Cadence工具的開發(fā)專家和使用者們面對面分享重要設(shè)計與驗(yàn)證問題的解決經(jīng)驗(yàn)，探討高級晶片、SoC和系統(tǒng)的技術(shù)潮流趨勢。 5號早上，Cadence公司副總裁兼中國區(qū)總經(jīng)理劉國軍先生首先代表公司歡迎業(yè)界客戶、合作伙伴、專家學(xué)者及媒體朋友的到來。Cadence總裁
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cadence.spb.15.2.介紹
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