（4）圖6為ND-模式（Pin-to-VDD負(fù)極性）：VDD腳接地，負(fù)的ESD電壓出現(xiàn)在該I/O腳對VDD腳放電，此時(shí)Vss與其他腳懸空。

3．2 Pin-to-Pin的靜電放電測試

　　靜電放電可能出現(xiàn)在IC的任何兩只管腳之間，若該兩只管腳之間無直接的相關(guān)電路，唯一共同使用的是VDD與Vss電源線相連接，就有可能出現(xiàn)當(dāng)ESD放電發(fā)生在不相干的兩只IC腳之間時(shí)，靜電放電電流會先經(jīng)過某部分電路流向VDD或Vss電源線上，再由VDD或Vss電源線連接流向另一只IC腳，再由那只IC腳流出IC。但是如果每一個(gè)IC的兩只管腳之間都要做測試，那么一個(gè)40HN的IC便要有1560種排列組合的ESD測試，這樣太浪費(fèi)時(shí)間。因此測試標(biāo)準(zhǔn)便規(guī)定了改良式的測試方法。如圖7-圖8所示，即所謂的Pin-to-Pin測試。在該種方法的測試組合中，也按靜電放電的正負(fù)兩種極性分成兩種測試模式：

　?。?）圖7為正極性模式：正的ESD電壓出現(xiàn)在某一I／O腳，此時(shí)所有其他I／O腳全部接地，但所有的VDo腳與Vss腳都懸空。

　　（2）圖8為負(fù)極性模式：負(fù)的ESD電壓出現(xiàn)在某一I／O腳，此時(shí)所有其他I／O腳全部接地，但所有的VDD腳與Vss腳都懸空。

　　3． 3 VDD-to-VSS靜電放電測試

　　靜電放電也可能發(fā)生在VDD腳與VSS腳之間，因此對VDD腳與Vss腳有下列測試組合，其等效電路示意圖如圖9-圖12所示

　　1）圖9為VDD-正極性模式：正的ESD電壓出現(xiàn)在VDD腳，此時(shí)Vss接地，但所有的I／O腳都懸空。

　　（2）圖10為VDD-負(fù)極性模式：負(fù)的ESD電壓出現(xiàn)在VDD腳，此時(shí)Vss接地，但所有的I／O腳都懸空。

　　（3）圖11為Vss-正極性模式：正的ESD電壓出現(xiàn)在Vss腳，此時(shí)VDD接地，但所有的I／O腳都懸空。

　?。?）圖12為Vss-負(fù)極性模式：負(fù)的ESD電壓出現(xiàn)在Vss腳，此時(shí)VDD接地，但所有的I/O腳都懸空。

　　這里需要做一些說明：在一個(gè)IC中，各個(gè)管腳的功能有所不同?？赡苡袃蓚€(gè)或兩個(gè)以上標(biāo)注為相同名稱的電源腳（例如：Vcc、VDD、Vss、analog、GND、digital、GND等等），按照標(biāo)準(zhǔn)的規(guī)定，只要這些電源腳在內(nèi)部是通過金屬連接或歐姆連接，兩個(gè)電源腳之間的引線電阻小于2Ω，就可以把這一組電源腳或接地腳連在一起，看成是一個(gè)VDD Grouppin或VssGrouppin，其他IC腳分別對其進(jìn)行靜電測試。否則就應(yīng)該把這些VDD或Vss看成是各自獨(dú)立的，其他腳分別按照以上的測試組合對其進(jìn)行測試。除了電源腳以外的其他各種類型的管腳，比如數(shù)據(jù)、地址、讀寫控制、時(shí)鐘、基準(zhǔn)和補(bǔ)償?shù)裙苣_，在靜電測試時(shí)不用考慮其管腳的功能，只把他們看成是Inputpin或Outputpino。

　　3．4 Analog Pin的靜電放電測試

　　在類比（Analog）IC中有一種測試組合，在標(biāo)準(zhǔn)中是沒有規(guī)定到，但在實(shí)際使用中有些IC工程師為了能夠更精確的測試這類IC的抗靜電能力，經(jīng)常使用這種測試組合，這種組合就是類比（Analog）IC內(nèi)的差動輸入級（DifferentialPair）的測試組合。例如運(yùn)算放大器（OPAMP）的輸入級，如果該差動輸入級的正負(fù)輸入級都連接到IC的管腳時(shí)，這兩只輸入腳要另外單獨(dú)做靜電放電測試，以驗(yàn)證該兩只輸入腳所連接的差動輸入級會不會被靜電放電所破壞，其等效電路示意圖如圖13和圖14所示：

　?。?）圖13為正極性模式：正的ESD電壓出現(xiàn)在差動輸入級的正輸入腳位，此時(shí)差動輸入級的負(fù)輸入腳接地，但其他所有的I／O腳以及VDD與Vss腳都懸空。

　?。?）圖14為負(fù)極性模式：負(fù)的ESD電壓出現(xiàn)在差動輸入級的正輸入腳位，此時(shí)差動輸入級的負(fù)輸入腳接地，但其他所有的I／O