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PCIe總線的高吞吐量和低延遲，使得處理器與處理器之間、處理器與外圍芯片之間能更高效地協(xié)同工作，這對于處理大規(guī)模的神經(jīng)網(wǎng)絡(luò)和復(fù)雜的AI模型至關(guān)重要， 是AI蓬勃發(fā)展的關(guān)鍵技術(shù)底座之一。

根據(jù)行業(yè)動(dòng)態(tài)推測，新一代PCIe規(guī)范 - PCIe Gen6將在2025年下半年開始加速落地。 值此技術(shù)迭代的關(guān)鍵時(shí)期，泰克(Tektronix)和安立(Anritsu)在2025年8月26日于蘇州舉辦的PCIe技術(shù)發(fā)展大會(huì)上，展出了物理層發(fā)送端&接收端一致性測試的完整解決方案，并對瀾起的PCIe6 Retimer產(chǎn)品在現(xiàn)場進(jìn)行了實(shí)測演示。優(yōu)異的實(shí)測結(jié)果展示了泰克、安立和瀾起領(lǐng)先的產(chǎn)品力。

PCIe：AI算力的關(guān)鍵底座

隨著人工智能與大模型的爆發(fā)式增長，數(shù)據(jù)中心與高性能計(jì)算系統(tǒng)對高速互連的依賴日益增強(qiáng)。PCIe總線憑借高吞吐量、低延遲、良好的兼容性，成為處理器與處理器、處理器與加速器、處理器與存儲/網(wǎng)絡(luò)之間協(xié)同的核心通道。

●   在AI訓(xùn)練 場景中，PCIe提供海量數(shù)據(jù)搬運(yùn)能力，確保 GPU/AI 加速器高效并行。

●   在數(shù)據(jù)中心與云計(jì)算 中，PCIe保證高速網(wǎng)絡(luò)卡、存儲設(shè)備與 CPU 的高效交互。

●  在車規(guī)與邊緣計(jì)算 領(lǐng)域，PCIe則是實(shí)時(shí)處理與低功耗優(yōu)化的基礎(chǔ)設(shè)施。

隨著速率跨越式提升至 64 GT/s (Gen6)，鏈路中的損耗、抖動(dòng)、誤碼等問題更加突出，一致性驗(yàn)證和信號完整性保障成為產(chǎn)業(yè)升級的關(guān)鍵。根據(jù)行業(yè)預(yù)測，PCIe Gen6 將在2025年下半年開始加速落地，這也意味著整個(gè)生態(tài)對測試與驗(yàn)證工具提出了前所未有的要求。

技術(shù)迭代下的合作展示

在這一關(guān)鍵時(shí)期，泰克 (Tektronix) 與安立 (Anritsu) 于2025年8月26日在蘇州舉辦的 PCIe 技術(shù)發(fā)展大會(huì)上，聯(lián)合展出了 物理層發(fā)送端與接收端一致性測試的完整解決方案，并攜手瀾起科技 (Montage) 現(xiàn)場實(shí)測了其 PCIe Gen6 Retimer 產(chǎn)品。

本次演示不僅覆蓋了 CEM一致性測試的完整流程，還通過真實(shí) DUT 的接入，向業(yè)界展示了可落地、可追溯的測試能力。

發(fā)送端一致性測試：精細(xì)化控制與自動(dòng)化分析

在發(fā)送端 CEM 測試環(huán)節(jié)，泰克 59GHz 示波器作為核心儀器，承擔(dān)了高精度波形采集與自動(dòng)化分析任務(wù)。

●   碼型切換與損耗仿真：示波器聯(lián)動(dòng) AFG 自動(dòng)切換測試碼型，并在 Gen6 測試模式下注入 18.2 dB 鏈路損耗，真實(shí)還原高速互連環(huán)境。

●   參數(shù)測量覆蓋全面：包括眼圖（眼高/眼寬）、抖動(dòng)（Jitter）、SNDR（信噪失真比）、Preset 測試等，全面對標(biāo) PCI-SIG 協(xié)會(huì)規(guī)范。

●   噪聲修正：通過內(nèi)置工具建立 Scope Noise 數(shù)據(jù)庫，消除示波器底噪影響，確保結(jié)果的準(zhǔn)確性。

●   自動(dòng)化分析：結(jié)合 PAMJET 軟件，完成長時(shí)間波形的自動(dòng)采集與結(jié)果判定，生成 Pass/Fail 報(bào)告。

現(xiàn)場結(jié)果表明：

●   眼高、眼寬裕量充足，遠(yuǎn)高于協(xié)會(huì)最低要求；

●   眼圖對稱性良好，信號完整性表現(xiàn)穩(wěn)定；

●   測試流程全自動(dòng)化，工程師無需手動(dòng)反復(fù)調(diào)試，大幅提升效率。

接收端一致性測試：鏈路訓(xùn)練與誤碼驗(yàn)證

在接收端測試環(huán)節(jié)，安立 MP1900A BERT 配合瀾起 DUT，完成了基于 PCIe Gen6 最新規(guī)范的 Link Training 與誤碼率驗(yàn)證。

●   測試拓?fù)洌?/strong>PG 輸出 → ISI 通道 → CBB  → DUT 接收端 → DUT 發(fā)射端環(huán)回輸出 → BERT 內(nèi)置 Redriver & Equalizer → 誤碼檢測。

●   校準(zhǔn)過程：首先完成接收端校準(zhǔn)，選擇合適的 ISI Pair，確保鏈路處于標(biāo)準(zhǔn)損耗環(huán)境下。

●   BER測試：在完整訓(xùn)練至 64 GT/s 鏈路下，DUT 的 First BER 達(dá)到 1E-10，完全滿足 CEM 規(guī)范。

●   調(diào)試功能：系統(tǒng)可追蹤從 Gen1 (2.5 GT/s) 到 Gen6 (64 GT/s) 的完整訓(xùn)練過程，便于工程師快速定位鏈路問題。

共贏未來：測試為創(chuàng)新護(hù)航

通過本次聯(lián)合演示，業(yè)界可以看到 PCIe Gen6 從規(guī)范到實(shí)測落地的可行性：

●   加速AI算力規(guī)模化：為大模型訓(xùn)練與推理提供穩(wěn)定的高速互連。

●   支撐新一代數(shù)據(jù)中心：幫助服務(wù)器、網(wǎng)絡(luò)與存儲系統(tǒng)實(shí)現(xiàn)更高能效比。

●   推動(dòng)本土創(chuàng)新：瀾起 Retimer 的成功驗(yàn)證，標(biāo)志著本土芯片企業(yè)在 PCIe Gen6 生態(tài)中的重要地位。

此次泰克與安立的合作展示，不僅展現(xiàn)了全流程一致性驗(yàn)證能力，也通過與瀾起的協(xié)作，體現(xiàn)了測試廠商與本土企業(yè)共建生態(tài)的決心。未來，泰克將繼續(xù)秉持 “測試為先” 的理念，攜手更多合作伙伴推動(dòng) PCIe Gen6 的產(chǎn)業(yè)化落地，為 AI、數(shù)據(jù)中心、新能源與高性能計(jì)算等前沿應(yīng)用提供堅(jiān)實(shí)的互連基礎(chǔ)。