一直以來，芯片制造商都是通過轉(zhuǎn)向更小的工藝節(jié)點(diǎn)來實(shí)現(xiàn)功耗/性能、功能、外形尺寸和成本目標(biāo)。然而，因?yàn)樾枰粩嗵岣咛幚砟芰?，?dǎo)致 SoC 的尺寸變得極大——無法在保證合理良率的前提下制造這些產(chǎn)品。這代表市場(chǎng)正式進(jìn)入了無法僅憑轉(zhuǎn)移到高級(jí)節(jié)點(diǎn)便可滿足目標(biāo)的階段。

隨著裸晶尺寸接近制造設(shè)備的極限點(diǎn)位，將滿足計(jì)算密集型應(yīng)用所需的所有邏輯、IO 和內(nèi)存全部封裝到一塊物理芯片上變得不再經(jīng)濟(jì)實(shí)惠。因此，芯片設(shè)計(jì)人員將芯片設(shè)計(jì)拆分為多個(gè)尺寸更小、更容易制造、良率也更高的裸晶。

簡(jiǎn)而言之，多裸晶設(shè)計(jì)是將大型設(shè)計(jì)拆分為多個(gè)通常被稱為芯?；蚓男〕叽缏憔?，并將其集成到單個(gè)封裝中，以獲得預(yù)期的功耗和外形尺寸目標(biāo)。單片設(shè)計(jì)是將所有的功能封裝到一個(gè)硅片上，而多裸晶方法則能夠提供產(chǎn)品模塊化和靈活性，允許通過混合封裝不同的裸晶來滿足不同的細(xì)分市場(chǎng)或需求。

例如，面向低端、中端和高端等各級(jí)細(xì)分市場(chǎng)的終端產(chǎn)品均可受益于多裸晶方法。多裸晶設(shè)計(jì)在混用工藝節(jié)點(diǎn)方面也具有靈活性。例如，著重計(jì)算功能的處理器可位于高級(jí)節(jié)點(diǎn)上，而著重 IO 功能的處理器則可位于傳統(tǒng)節(jié)點(diǎn)上，從而確保二者都能最高效地利用技術(shù)節(jié)點(diǎn)。

多裸晶設(shè)計(jì)架構(gòu)可以采用不同的格式。裸晶可以并排放置，并通過專用 die-to-die 接口相連接，這是一種普遍且成本較低的方法。如想獲得更高的密度，可以將這些組塊封裝在 2.5D 或 3D 設(shè)計(jì)中。集成了的 GPU 和高帶寬內(nèi)存 (HBM)2.5D 設(shè)計(jì)在中介層中封裝了 4 到 12 個(gè)大型 HBM，是這十年來的人工智能的主力軍。隨著時(shí)代的進(jìn)步，2.5D 設(shè)計(jì)目前正在設(shè)法進(jìn)軍 5G 基礎(chǔ)設(shè)施、數(shù)據(jù)中心和大型網(wǎng)絡(luò)系統(tǒng)等新終端市場(chǎng)。

到目前為止，多芯片技術(shù)、工具、流程和 IP 已經(jīng)迅速成熟。工程專業(yè)知識(shí)不斷發(fā)展。代工廠產(chǎn)能不斷擴(kuò)大。考慮到這一點(diǎn)，研究機(jī)構(gòu)預(yù)測(cè) 2025 年 50% 的新 HPC 芯片設(shè)計(jì)將采用 2.5D 或 3D 多芯片。

代工廠正在為 2.5D 和 3D 多芯片設(shè)計(jì)浪潮做準(zhǔn)備

將 2.5D 和 3D 多芯片設(shè)計(jì)推向市場(chǎng)需要的不僅僅是研發(fā)，還需要高帶寬、低延遲互連 (3DIO)、具有足夠產(chǎn)能的先進(jìn)制造工藝以及精密的設(shè)計(jì)工具和 IP。

UCIe（通用芯片互連標(biāo)準(zhǔn)）等開放行業(yè)標(biāo)準(zhǔn)日趨成熟，有助于簡(jiǎn)化和加強(qiáng)異構(gòu)芯片之間的連接，同時(shí)降低風(fēng)險(xiǎn)并縮短設(shè)計(jì)周期。UCIe 在 HPC、AI、數(shù)據(jù)中心和邊緣應(yīng)用中的采用日益廣泛，推動(dòng)了對(duì) 2.5D 和 3D 多芯片設(shè)計(jì)的巨大需求。

除了先進(jìn)互連技術(shù)的成熟和普及之外，代工廠還在為即將到來的 2.5D 和 3D 多芯片設(shè)計(jì)浪潮做準(zhǔn)備。這包括提供更密集凸塊和更高性能的新制造工藝。附加封裝、中介層和集成選項(xiàng)提供了成本和架構(gòu)靈活性。而擴(kuò)大生產(chǎn)能力意味著可以將更多設(shè)計(jì)和原型推向市場(chǎng)。

先進(jìn)的多芯片設(shè)計(jì)工具和 IP

如果沒有最先進(jìn)的設(shè)計(jì)解決方案，就不可能開發(fā)這些尖端芯片。Synopsys 全面且可擴(kuò)展的多芯片解決方案（包括設(shè)計(jì)自動(dòng)化工具和 IP）可實(shí)現(xiàn)：

早期架構(gòu)探索。

快速軟件開發(fā)和系統(tǒng)驗(yàn)證。

高效的芯片/封裝協(xié)同設(shè)計(jì)。

強(qiáng)大的芯片間和芯片間連接。

改進(jìn)制造工藝和可靠性。

具體來說，如今的 3DIC Compiler 是一個(gè)統(tǒng)一的探索到簽核平臺(tái)，適用于 2.5D 和 3D 多芯片設(shè)計(jì)。它已獲得所有主要代工廠的認(rèn)證，支持可行性探索、多芯片分區(qū)以及用于原型設(shè)計(jì)和布局規(guī)劃的代工廠技術(shù)選擇。這支持分析驅(qū)動(dòng)的設(shè)計(jì)實(shí)施（包括高級(jí)封裝和芯片到芯片布線）和黃金簽核驗(yàn)證。

3DIC Compiler 還與 AI 驅(qū)動(dòng)系統(tǒng)分析和優(yōu)化解決方案 3DSO.ai 集成 。集成解決方案有助于最大限度地提高系統(tǒng)性能和熱完整性、信號(hào)完整性和電源網(wǎng)絡(luò)設(shè)計(jì)的結(jié)果質(zhì)量。

Synopsys 提供最高性能、最低延遲、最低功耗和最小面積的 die-to-die IP 解決方案，包括 UCIe 和專有控制器、物理層設(shè)備 (PHY) 和驗(yàn)證 IP。基于 UCIe 的 IP 符合最新的 UCIe 規(guī)范，專有 die-to-die IP 可提供 40Gbps 性能、最大 die-edge 和功率效率、低延遲以及對(duì)標(biāo)準(zhǔn)和先進(jìn)封裝技術(shù)的支持。

其 2.5D 和 3D 多芯片解決方案已幫助多個(gè)代工工藝實(shí)現(xiàn)了多項(xiàng)硅片成功?？蛻舨捎寐屎痛S產(chǎn)能持續(xù)提升。3DIO 標(biāo)準(zhǔn)也日趨成熟。

出于這些原因以及其他原因，可以相信到 2025 年，至少一半的新 HPC 芯片設(shè)計(jì)將采用 2.5D 或 3D 多芯片設(shè)計(jì)。