目前，花費在時序收斂與簽收(Timing closure and signoff)上的時間接近整個設計實現(xiàn)流程時間的40%，復雜設計對實現(xiàn)時序收斂提出了更高的要求。但在Cadence公司芯片實現(xiàn)之簽收與驗證部門，公司副總裁Anirudh Devgan看來，傳統(tǒng)的簽收流程卻沒能跟上這種需求的步伐。為幫助系統(tǒng)級芯片(SoC)開發(fā)者加速時序收斂，將芯片設計快速轉(zhuǎn)化為可制造的產(chǎn)品，Cadence于近期宣布推出“劃時代”時序簽收解決方案Tempus。它有何過人之處？讓我們一睹為快。

時序簽收目前在整個EDA設計流程中扮演了怎樣的角色？其重要性體現(xiàn)在哪里？

時序簽收是設計在被拿去制造前最后的時序檢驗步驟。因此，準確性至關(guān)重要。由于有越來越多的操作條件和操作模式需要驗證，今天我們所看到的時序簽收步驟需要花費較長的時間。在更小的幾何尺寸上，增加的變量需要更多的制程角進行建模，而且設計的復雜性增加了功能操作模式的數(shù)量。此外，在設計的實現(xiàn)時序和簽收時序之間總有差異。這些因素增加了在時序簽收時所花費的時間，所需時間長達整個設計周期的40%。

在邁進更先進制程工藝的路上，設計人員在時序簽收領域面臨哪些主要挑戰(zhàn)？傳統(tǒng)方案的不足之處體現(xiàn)在哪里？

由于日益增大的設計尺寸和時序視圖，如今的挑戰(zhàn)主要體現(xiàn)在通過時序簽收收斂所花費的時間，以及在較先進的制程節(jié)點上模仿波形效果的能力。當今的時序簽收解決方案在其對時序優(yōu)化成功的可預測性上功虧一簣，主要是因為這些解決方案并沒有與版圖(layout)的物理特性整合在一起。在波形建模領域，延遲計算工具忽略了在較舊的節(jié)點上對波形形狀的影響，因為這些影響微乎其微。從28nm制程開始，一直持續(xù)到16nm，這些影響對輸入波形的外觀產(chǎn)生非常大的作用，因此在延遲計算期間不能被忽略。

2012年5月，Cadence宣布整合內(nèi)部所有簽收工具成一個完整的時序簽收部門。做出這樣調(diào)整的原因是什么？一年來，取得了哪些主要成績？

Cadence已經(jīng)在簽收領域進行了大量投入。因為我們意識到，隨著設計人員轉(zhuǎn)向更小的制程節(jié)點，如20nm和16nm Finfet，如今的解決方案已經(jīng)無法跟上復雜設計和制造的步伐。在過去的一年里，芯片實現(xiàn)的簽收和驗證業(yè)務部已經(jīng)獲得采用臺積電20nm和16nm Finfet技術(shù)生產(chǎn)的產(chǎn)品簽收認證。此外，我們的工具也已用于在GlobalFoundries 14nm Finfet 制程節(jié)點上進行流片的芯片。最近，Cadence又發(fā)布了Tempus這一新的時序工具，為時序分析性能和容量重新設定了標準。

Cadence中國的官方微博將Tempus時序簽收解決方案稱為“劃時代”的產(chǎn)品。我們該如何解讀“劃時代”這三個字所包含的意義？

Tempus時序簽收解決方案的推出具有重要意義。因為它在時序簽收工具的創(chuàng)新和性能上代表著一個顯著的進步，利用多處理和ECO特性，比用傳統(tǒng)流程更快地實現(xiàn)簽收。這是Cadence自主開發(fā)的一個全新的實現(xiàn)方法，主要特點就是能夠以并行的方式在大量的CPU和機器上運行時序。在EDA領域，許多并行模式已經(jīng)被本地化到多線程里，只能適合四個或八個CPU。但如果采用新的Tempus架構(gòu)，我們可以在50或100個CPU上運行，并能極大提升性能和容量。

第二，一個新的基于路徑分析的方法。我們認為，這個行業(yè)需要以路徑為基礎的分析，很榮幸，Cadence有一種非常有效的采用了多線程的新算法。

第三，我們已經(jīng)在Cadence解決方案里整合了計時器、地點和路線，有一個可在簽收時序內(nèi)運行的經(jīng)過優(yōu)化的環(huán)境。這能解決所有問題，包括在設計制程最后階段的優(yōu)化問題。因此，以前需要兩周完成的事情，現(xiàn)在在這個集成的封閉環(huán)境里一天或半天就能完成。

工程師如何從Tempus方案中獲益？

設計人員可以從很多方面獲益。首先，過去需要花十多個小時進行分析的大型設計，現(xiàn)在只需一個小時即可完成。這就可以讓設計人員完成更多工作，使他們在一天之內(nèi)手動迭代許多ECO。其次，通過分布式方法，客戶可以使用他們的內(nèi)存容量較小的舊電腦的服務器來分析非常大的設計項目。如今，一個兩億門的實例設計需要計算服務器具有高達1TB的物理內(nèi)存。這種相同的設計可以用只占部分內(nèi)存容量的計算資源進行分析。 第三，基于路徑式分析的性能得到大幅提升，可減少設計人員對較大部分的設計的悲觀估計。這就縮短了修復虛假時序違規(guī)的時間，還可最大限度地減少面積和功耗。