基于FPGA的RS編碼器的設(shè)計(jì)與實(shí)現(xiàn) 作者： 時(shí)間：2009-03-09 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 3 RS編碼乘法器的Verilog語言描述 下面以RS(15，9)為例描述有限域的乘法實(shí)現(xiàn)思路如下： 根據(jù)上面的式子可以寫出RS(15，9)的6個(gè)乘法器。如：與g0相乘的結(jié)果 其余乘法器的描述方法與此類似。完成對乘法域的語言描述，剩下的工作就是對加法器的描述了，由于加法實(shí)現(xiàn)比較簡單，這里就不做介紹了。接下來就是控制輸出信息位還是校驗(yàn)位的開關(guān)都是比較好設(shè)計(jì)的。 上一頁 1 2 3 下一頁
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