延遲時鐘信號可以實現(xiàn)中心對齊以避免各種溫度變化和其他類似的設計影響，可能會對時鐘或數(shù)據(jù)方面帶來一些影響，但不會很大，但違背了接收存儲器的建立或保持時序的要求。在理論上，對于大部分器件，中心對齊的時鐘邊緣將最大限度地建立和保持時序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時鐘信號的中心對齊將提供更多的時序空余。

理想的解決辦法是為器件的建立和保持提供一個最大的安全空余，可以通過轉(zhuǎn)化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們?yōu)榻邮掌骷_定最低的有效數(shù)據(jù)窗口，在實際有效數(shù)據(jù)窗口的中心窗內(nèi)可以給我們的存儲器提供設計參數(shù)。

利用接收器件最小的建立和保持時間，我們可以利用下面的公式確定最小的安全的有效數(shù)據(jù)窗口：

最小創(chuàng)建時間+最低保持時間=最低有效數(shù)據(jù)窗口

如圖3所示，在存儲器器件中可以看出，實際結(jié)果是在有效數(shù)據(jù)窗口中間。為了確保獲取數(shù)據(jù)，總線必須在接收器最小的有效數(shù)據(jù)窗口外的安全區(qū)域內(nèi)進行轉(zhuǎn)換。根據(jù)時鐘與數(shù)據(jù)的關系，信號設計在任一區(qū)域內(nèi)，在獲取數(shù)據(jù)時，我們確保盡可能多的安全空余。

圖3：平衡實際有效數(shù)據(jù)窗口中的最小有效數(shù)據(jù)窗口。

實現(xiàn)適當?shù)臅r鐘偏移

源同步時鐘的相位偏移將有效地改變存儲控制器接收寄存器的最小有效數(shù)據(jù)窗口，因此將形成平衡有效數(shù)據(jù)窗口。時鐘偏移調(diào)整是FPGA裝置中PLL器件的一個組成部分。要確定偏移的值，我們必須考慮到影響信號的布線延遲和任何外部延遲。

首先，我們使用TimingDesigner軟件通過存儲器數(shù)據(jù)表為QDR SRAM創(chuàng)造一個圖表(圖4)。我們利用此圖確定存儲器與有效數(shù)據(jù)窗口中的時鐘和數(shù)據(jù)信號時序的關系。目的是精確定義存儲器的信號關系，并在PCB到FPGA的設計中傳遞這種關系。

圖4：QDR存儲器讀取時序圖MT54W1MH18J。