3 仿真與綜合
為了驗(yàn)證本文設(shè)計(jì)系統(tǒng)的性能，使用Modlesim6．3仿真軟件對(duì)系統(tǒng)進(jìn)行了仿真測(cè)試，下面是采用大小為1 024×1 024，圖像數(shù)據(jù)為8位的測(cè)試圖像進(jìn)行測(cè)試仿真的部分波形圖。

在Xilinx提供的ISE7．1仿真軟件下搭建測(cè)試平臺(tái)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行綜合，結(jié)果如圖9所示。

設(shè)計(jì)系統(tǒng)時(shí)鐘頻率可達(dá)到54 MHz，滿足對(duì)圖像數(shù)據(jù)的實(shí)時(shí)處理要求。

4 結(jié)束語
本文主要討論了基于FPGA的快速9／7整形離散小波變換系統(tǒng)設(shè)計(jì)，該結(jié)構(gòu)采用內(nèi)部RAM的循環(huán)覆蓋的存儲(chǔ)方式，使對(duì)存儲(chǔ)器的需求量減小，從而減小了硬件功耗，同時(shí)采用基于行的列變換方式，提高了的系統(tǒng)運(yùn)行，可實(shí)現(xiàn)對(duì)遙感傳輸圖像的快速實(shí)時(shí)處理。