系統的配置電路如圖5所示。其電路的工作過程為：經QuartusⅡ編譯生成的配置文件(．rbf)，利用PC機端的控制程序，通過PC機的串行通信口，經U1存儲在U2中，U1再根據系統的要求通過P0．6，P1．O，P1．1，P1．6和P1．7等5個I／O口將其存儲在U2中的配置數據下載到電路中的FPGA器件U3中。PC機的控制程序在此略。

4 設計結果
累加控制器、ROM查找表組成一個整體，實現了一個基本的DDS系統。DDS系統的最后仿真結果如圖6所示。

圖6中的pllclk，acum，dai，daq分別代表時鐘輸入、累加輸出及正弦波和余弦波輸出。把O～2π的相位分成3FF段，取出相應的幅度值存儲于ROM中。ROM中存儲數據如下，相位數據(O～3FF)，幅度數據(O～FFF)。從仿真圖可以看出dai[11．．O]輸出從EFF～FFF～0～EFF變化，daq[11．．O]輸出從FFF～O～FFF變化。最后通過單片機配置FPGA運行，把得出的信號通過D／A轉換和濾波能夠得到所需的正弦波和余弦波信號。

5 結語
給出了基于FPGA的DDS設計的實現方案。通過仿真分析可以看出，DDS輸出信號具有如下特點：
(1)頻率穩(wěn)定性好，轉換時間短，分辨率高，相位變化連續(xù)。
(2)設計者只需要通過改變測試輸入數據，就能夠快速準確地實現不同波形并且驗證正確性，使得測試工作更加全面高效，從而提高了調試效率和成功率。
(3)整個信號實現過程較為簡單，實用性較強。
限于實驗條件，此次設計在降低相位截斷誤差等方面仍有改進的空間，還可以進一步優(yōu)化，限于篇幅，在此不多做介紹。