數(shù)字中頻正交采樣及其FPGA實現(xiàn)
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3 基于FPGA的硬件仿真結(jié)果
為便于觀察，仿真時可設(shè)定輸入信號A (t)為常數(shù)，A／D的采樣率fs為8 MHz來對信號進(jìn)行中頻采樣并插值，以得到二路正交信號。運用QuartusⅡ的仿真結(jié)果如圖3所示。本文引用地址：http://yuyingmama.com.cn/article/191481.htm
圖3中，data為A／D采樣后的輸入信號，xor為符號修正后的信號，i_out，q_out為輸出信號。
之后，將仿真程序下載到電路板中的FPGA(使用的是ALTERA公司的EPlC3T144C7芯片)中，便可用示波器觀察到如圖4所示的仿真結(jié)果。
從圖4可以看出，I，Q兩路輸出為相似的波形，符合前面的設(shè)定A(t)為常數(shù)；其中圖4(a)為圖4(b)的展開圖，由圖4可以看出，I，Q兩路
信號存在相位上的差異。
4 結(jié)束語
本文詳細(xì)介紹了中頻直接正交采樣及Bessel插值理論，并基于這一理論，用FPGA將一路中頻信號分解成了兩路正交數(shù)字信號，本文同時重點給出了用FPGA實現(xiàn)這一過程的詳細(xì)方案。
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