基于FPGA高速并行采樣技術(shù)的研究
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1．3 數(shù)據(jù)接收和存儲
ADC輸出數(shù)據(jù)速率為400 MHz，與之相對應(yīng)的隨路時鐘為200 MHz，利用DDR方式接收數(shù)據(jù)。FPGA內(nèi)部PLL產(chǎn)生的四路時鐘信號的上升沿和下降沿都對輸入數(shù)據(jù)進(jìn)行實時采樣，數(shù)據(jù)與采樣時鐘之間保持一定的相位差，以滿足同步時序的數(shù)據(jù)建立時間(Tsu)和保持時間(Th)，如圖3所示。本文引用地址：http://yuyingmama.com.cn/article/191253.htm
通過FPGA輸入模塊IDDR映射生成內(nèi)部寄存器接收數(shù)據(jù)，并由異步FIFO實現(xiàn)內(nèi)部時序同步和存儲。ADC采樣數(shù)據(jù)的有效位是14 b，利用FPGA軟核生成的FIFO寬度和深度可分別設(shè)置為28 b和128，其中高14位[27：14]存儲奇數(shù)時刻的采樣數(shù)據(jù)，低14位[13：0]存儲偶數(shù)時刻的采樣數(shù)據(jù)，數(shù)據(jù)存儲如圖4所示。
2 數(shù)據(jù)預(yù)處理
2．1 時間交叉采樣引起的誤差
在圖1所示的多通道并行時間交叉采樣的數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)中，各個子通道間數(shù)據(jù)不可能完全匹配，主要會產(chǎn)生三種誤差：
(1)由于各個子通道ADC的增益不一致而引起的增益誤差(Gain Error)；
(2)多相時鐘設(shè)計不完全理想以及PCB板線路走線延遲不一致引起的采樣時刻偏離帶來的時間相位誤差(Time Skew Error)；
(3)各通道ADC基準(zhǔn)電壓不一致而引起的偏置誤差(Offset Error)。
以正弦信號為例，令輸入信號S=Acos(2πfint)+θ。其中：A，fin，θ分別為輸入信號的幅度、頻率和初始相位。若系統(tǒng)總采樣率為fs，經(jīng)m片ADC時間交叉采樣后第k個子通道的輸出為：
式中：0≤nN-1，N為每個子通道數(shù)據(jù)采樣點數(shù)；gk為第k個子通道的增益；δ為時間誤差；σ為偏置誤差。
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