讀時(shí)序在設(shè)計(jì)上可以抽象為一個(gè)有限狀態(tài)機(jī)，如圖4所示。其工作流程為：無數(shù)據(jù)傳輸時(shí)，狀態(tài)機(jī)停留在空閑狀態(tài)；若有數(shù)據(jù)操作請(qǐng)求時(shí)，進(jìn)入“地址有效”的狀態(tài)；再進(jìn)入“讀信號(hào)有效”狀態(tài)，依次完成“數(shù)據(jù)讀取”、“操作安全間隔”狀態(tài)(FPGA片外器件要求的兩次操作之間的最小間隔)?？紤]到異常產(chǎn)生后狀態(tài)機(jī)的穩(wěn)定性，每個(gè)狀態(tài)都可以在異常產(chǎn)生時(shí)返回到默認(rèn)的“空閑”狀態(tài)。同時(shí)，有些狀態(tài)作了些等待延時(shí)，是為了讓控制邏輯與FPGA外部較慢速的器件進(jìn)行時(shí)序匹配。串行總線寫操作時(shí)序與讀操作時(shí)序相類似。

2．1．2 429總線控制邏輯設(shè)計(jì)
429總線控制邏輯設(shè)計(jì)和串行總線控制邏輯設(shè)計(jì)方法與上文所述類似，這里不再重復(fù)。