圖4中，ko1，ko2為車速控制開關(guān)；clk為時(shí)鐘信號(hào)；reset為復(fù)位信號(hào)；up_down為起／停控制信號(hào)；count為預(yù)置每公里收費(fèi)的信號(hào)；load為預(yù)置使能信號(hào)；dd為預(yù)置起步費(fèi)信號(hào)；out5，out4為記錄里程的整數(shù)位；out6為記錄里程的小數(shù)位；outl，out2為記錄費(fèi)用的整數(shù)位；out3為記錄費(fèi)用的小數(shù)位。
2．3 頂層文件仿真與下載
頂層原理圖經(jīng)過編譯后生成頂層文件，對(duì)頂層文件進(jìn)行仿真，結(jié)果正確后，利用Altera公司的FPGA芯片EPF10K3LC84—3及其SE-5M型開發(fā)系統(tǒng)進(jìn)行下載。下載結(jié)果顯示，所設(shè)計(jì)的出租車計(jì)費(fèi)器完全符合設(shè)計(jì)要求。

3 結(jié)語
由上述設(shè)計(jì)實(shí)例可見，采用EDA技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)則是一種基于邏輯功能模塊的“自上而下”層次化設(shè)計(jì)方法。即從整個(gè)系統(tǒng)功能與性能優(yōu)化出發(fā)，將系統(tǒng)分解為各功能模塊，由VHDL描述模塊的邏輯功能，生成滿足相應(yīng)邏輯功能的新器件，實(shí)現(xiàn)底層設(shè)計(jì)；再采用原理圖輸入方式，將生成的新器件連成系統(tǒng)圖，實(shí)現(xiàn)頂層設(shè)計(jì)。另外，由于新器件內(nèi)部電路是用程序構(gòu)建的，硬件的邏輯關(guān)系由語言來描述，所以只要修改語句則可修改硬件的邏輯關(guān)系。由此可見這種設(shè)計(jì)方法，可大大提高工作效率，設(shè)計(jì)更加靈活、快捷，可減少器件的數(shù)量，避免復(fù)雜的接線，縮小系統(tǒng)的體積，降低消耗，提高系統(tǒng)的可靠性、繼承性、移植性。