基于FPGA實(shí)現(xiàn)固定倍率的圖像縮放
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時(shí)間：2012-07-02
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2．2．1 基于FPGA實(shí)現(xiàn)行方向的卷積
圖像在行方向的放大比例為3：4，即單元體為3個(gè)輸入像素和4個(gè)輸出像素，如圖3所示。本文引用地址：http://yuyingmama.com.cn/article/190182.htm
輸入圖像的AB空間中均勻分布X1、X2、X3，3個(gè)像素，放大后輸出圖像的這個(gè)空間將輸出y0、y1、y2、y3，4個(gè)像素。這個(gè)單元體的時(shí)序關(guān)系是：當(dāng)輸入X1像素時(shí)，輸出Y0像素；當(dāng)輸入X2像素時(shí)，輸出Y1像素；當(dāng)輸入X3像素時(shí)，輸出Y2和Y3像素。行方向的卷積公式為：
基于FPGA實(shí)現(xiàn)的源程序如下：
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