3.2.3. 頂層TOP模塊

本文在分析協(xié)議的基礎(chǔ)上建立了高速可復(fù)用SPI總線的基本結(jié)構(gòu)，包括時(shí)鐘生成模塊，數(shù)據(jù)傳輸模塊， 并用上層TOP模塊調(diào)用底層的兩個(gè)模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運(yùn)作起來(lái)。所以此 SPI核的頂層模塊要寫(xiě)入控制字，通過(guò)狀態(tài)機(jī)控制調(diào)用時(shí)鐘生成模塊和數(shù)據(jù)傳輸模塊正常運(yùn)行。其經(jīng)ISE綜 合后如圖4所示。

圖4.頂層TOP模塊電路

4、仿真與驗(yàn)證

仿真與驗(yàn)證是IP核設(shè)計(jì)中非常重要的一部分，因?yàn)樗苯雨P(guān)系著IP的可用性。將用verilog 描述好的SPI 接口電路用ISE進(jìn)行綜合，然后用modelsim 軟件進(jìn)行仿真[5]。在建立測(cè)試平臺(tái)時(shí)，首先要建立模擬Wishbone 協(xié)議的master模塊，同時(shí)建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數(shù)據(jù)和地址進(jìn)行比較、校驗(yàn)。因此 Spi-top Testbench總體架構(gòu)可分為：Wishbone master model、SPI master core、SPI slave model 三個(gè)模塊。

為了簡(jiǎn)單仿真8bit數(shù)據(jù)傳輸，首先進(jìn)行復(fù)位，然后設(shè)置寄存器，再進(jìn)行寄存器校驗(yàn)，無(wú)誤之后進(jìn)行8bit 數(shù)據(jù)傳輸，在tx上升沿發(fā)送數(shù)據(jù)，rx下降沿接收數(shù)據(jù)，仿真波形如圖5所示。同理可以仿真64bit、128bit等 數(shù)據(jù)傳輸仿真波形。

圖5. 8bit數(shù)據(jù)傳輸仿真波形

用ISE軟件進(jìn)行編譯，將生成的網(wǎng)表文件通過(guò)JTAG下載到xilinx 公司的spartan3 系列FPGA運(yùn)行，在ISE 的輔助分析下得到了正確的結(jié)果。

5、結(jié)束語(yǔ)

隨著半導(dǎo)體技術(shù)的進(jìn)步，FPGA 的價(jià)格越來(lái)越便宜， 工作頻率越來(lái)越高，使用FPGA 實(shí)現(xiàn)SPI 通信 接口是切實(shí)可行的。

本文作者創(chuàng)新點(diǎn)：設(shè)計(jì)過(guò)程中很多變量都采用參數(shù)形式，具體應(yīng)用于工程實(shí)踐時(shí)根據(jù)實(shí)際需要更改參 數(shù)即可，充分體現(xiàn)了可復(fù)用性。由于SPI對(duì)傳輸時(shí)序要求非常嚴(yán)格，所以本文工作中設(shè)計(jì)了一種比較可靠， 穩(wěn)定的時(shí)鐘生成模塊，它對(duì)于奇偶分頻的情況分別考慮，從而避免了以往SPI總線中對(duì)系統(tǒng)時(shí)鐘奇分頻時(shí) 會(huì)出現(xiàn)分頻出的時(shí)鐘不穩(wěn)定的問(wèn)題。數(shù)據(jù)傳輸模塊采用較簡(jiǎn)潔的并串互轉(zhuǎn)結(jié)構(gòu)，一次最多可傳輸128位， 速度是遵守SPI協(xié)議的同類器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一 次傳輸?shù)奈粩?shù)為定值的情況。