如圖3所示，將A/D轉(zhuǎn)換器的控制信號(hào)映射為DSP的三個(gè)外部端口：A0、ADCS(和ADRD使用一個(gè)端口)和CONVST。在FPGA中使用邏輯譯碼器對(duì)端口譯碼。利用AHDL語(yǔ)言編寫(xiě)的譯碼程序如下：

TABLE

A[23..12]，IS，RW=>A0，ADCS，CONVST，PWM1，PWM2，PWM3，PWM，PRO，CLEAR;

H″810″，0，0=> 0，1，1，1，1，1，1，1，1;

H″811″，0，1=> 1，0，1，1，1，1，1，1，1;

H″812″，0，0=> 1，1，0，1，1，1，1，1，1;

H″813″，0，1=> 1，1，1，0，1，1，1，1，1;

H″814″，0，0=> 1，1，1，1，0，1，1，1，1;

H″815″，0，0=> 1，1，1，1，1，0，1，1，1;

H″816″，0，0=> 1，1，1，1，1，1，0，1，1;

H″817″，0，1=> 1，1，1，1，1，1，1，0，1;

H″817″，0，0=> 1，1，1，1，1，1，1，1，0;

END TABLE

其中，0表示低電平，1表示高電平。RW=1表示讀，RW=0表示寫(xiě)。

DSP對(duì)這三個(gè)端口進(jìn)行操作就可以控制A/D轉(zhuǎn)換器：寫(xiě)CONVST端口可以啟動(dòng)A/D轉(zhuǎn)換器;讀ADCS端口可以從A/D轉(zhuǎn)換器中讀到數(shù)據(jù);寫(xiě)數(shù)據(jù)到A0端口可以設(shè)置不同的通道。 使用上述方法可以實(shí)現(xiàn)DSP和A/D轉(zhuǎn)換器之間的無(wú)縫快速連接。

4 使用FPGA實(shí)現(xiàn)PWM脈沖的產(chǎn)生和死區(qū)的注入

FPGA除了管理DSP和外設(shè)的接口外，還完成PWM脈沖的產(chǎn)生和死區(qū)的注入。使用參考文獻(xiàn)[1]介紹的方法，將PWM芯片和死區(qū)發(fā)生器集成在FPGA中，就可以使DSP專(zhuān)注于復(fù)雜算法的實(shí)現(xiàn)，而將PWM處理交給FPGA系統(tǒng)，使系統(tǒng)運(yùn)行于準(zhǔn)并行處理狀態(tài)。

5 使用FPGA實(shí)現(xiàn)系統(tǒng)保護(hù)

為了保護(hù)發(fā)電機(jī)和IGBT功率器件，勵(lì)磁控制系統(tǒng)提供了多種保護(hù)功能：變流器直流側(cè)過(guò)壓保護(hù);變流器交流電流過(guò)流保護(hù);變流器過(guò)溫保護(hù);發(fā)電機(jī)輸出過(guò)壓保護(hù);IPM錯(cuò)誤保護(hù)。 使用如圖4所示的硬件邏輯來(lái)實(shí)現(xiàn)保護(hù)功能。當(dāng)FPGA檢測(cè)到相應(yīng)的故障信號(hào)時(shí)，D觸發(fā)器輸出一個(gè)錯(cuò)誤信號(hào)，使與門(mén)輸出一個(gè)低電平，此低電平封鎖住所有的PWM脈沖，并觸發(fā)一個(gè)DSP的外部中斷信號(hào)。當(dāng)DSP響應(yīng)外部中斷時(shí)，可以使用PRO端口讀到錯(cuò)誤的狀態(tài)位。CLEAR端口用來(lái)清除D觸發(fā)器，系統(tǒng)因此可以重復(fù)啟動(dòng)。

圖5給出了本控制系統(tǒng)的實(shí)驗(yàn)波形圖：變流器的輸出電流基本為正弦;變流器側(cè)電容電壓穩(wěn)定在365V;功率繞組側(cè)輸出電壓穩(wěn)定在510V。