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          京微雅格重磅之作―新版FPGA/CAP設(shè)計套件Primace5

          作者: 時間:2013-10-23 來源:網(wǎng)絡(luò) 收藏

          時序收斂工具iXplorer

          配合新型的自動尋找最佳實現(xiàn)的優(yōu)化工具iXplorer,用戶可以極大的加速設(shè)計時序收斂過程。

          圖5:iXplorer配置界面

          對iXplorer進行了多項重要改進。首先,引入了支持并行執(zhí)行流程的新一代流程控制引擎,充分的利用了主流多核系統(tǒng)的計算資源。其次,新開發(fā)的新型fMAX掃描算法Range-Scan,在充分利用了并行計算優(yōu)勢的基礎(chǔ)上,可以智能掃描時序約束(目前主要是時鐘頻率約束),用最短的時間尋找不同時序約束下設(shè)計實現(xiàn)的最佳fMAX。此外,iXplorer支持多種掃描結(jié)束條件,方便用戶在多種需求下的靈活使用。最后,當(dāng)用戶得到最佳fMAX結(jié)果后,iXplorer提供了便捷的方式讓用戶把相應(yīng)的約束條件設(shè)置到用戶環(huán)境,從而可以得到相應(yīng)的結(jié)果。

          RTL模板

          為了方便用戶準(zhǔn)確描述設(shè)計,改善RTL 代碼質(zhì)量,新增了RTL Template功能,其中包括了常用的Verilog設(shè)計元素。通過使用RTL Template,用戶可以方便快捷的在設(shè)計中插入經(jīng)過Primace軟件驗證的RTL代碼,簡化了用戶設(shè)計輸入過程并提高了設(shè)計代碼質(zhì)量。目前Primace RTL Template主要支持了以下幾類設(shè)計元素:

          通用語法(注釋,編譯器控制語法等)

          可綜合語法(目前僅支持Verilog可綜合子集,以及Memory, Multiplier等可以自動推斷的代碼模式)

          用戶自定義模板

          圖6:RTL模板瀏覽界面

          SoC仿真與時序仿真

          還第一次完整支持了8051MCU的SoC仿真,以及時序仿真(Timing Simulation)。首先,通過簡明易用的工程文件管理,方便用戶對設(shè)計文件和測試平臺文件進行編輯和管理;其次,引入了對8051MCU的SoC仿真支持,完全改變了過去調(diào)試8051MCU需要依賴第三方工具的調(diào)試模式,大大提升了用戶SoC設(shè)計的調(diào)試效率,加快了用戶SoC設(shè)計的整個驗證和調(diào)試流程。最后,引入了對時序仿真的支持,為解決用戶設(shè)計中遇到的時序收斂問題提供了一條全新的分析和調(diào)試的途徑,加快了用戶設(shè)計時序收斂的過程。

          圖7:仿真調(diào)用界面

          流程及信息提示

          相對上一代版本,新一代Primace顯著改進了用戶信息提示以及流程的穩(wěn)定性。Primace 5.0對用戶設(shè)計實現(xiàn)中各個階段的流程信息重新進行了劃分,將所有信息分為4類:命令信息,執(zhí)行信息,警告信息和錯誤信息,對每一類信息逐條進行了編號,并引入了同類信息的折疊顯示,方便用戶通過流程信息了解設(shè)計實現(xiàn)的實時情況。此外,良好的用戶信息分類和顯示也提升了流程日志的可用性,進一步方便用戶了解設(shè)計實現(xiàn)的過程。

          圖8:信息提示界面



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