1．3 時鐘電路
中頻采樣系統(tǒng)的時鐘抖動會對系統(tǒng)性能產(chǎn)生很大影響，并且隨著輸入信號頻率的增加，這種影響越來越明顯。設輸入信號V=Asin(ωt+ψ)，采樣時鐘抖動為dt，信號能量為Es，噪聲能量為En，則有：


式(2)是在假設信號為正弦信號輸入的基礎上推導出來的。而對于任意信號，都可以看成是單頻(正弦)信號的組合，所以，式(2)具有通用性。因此，在已知輸入信號頻率fin及采樣時鐘抖動tj的情況下，A／D轉換器的信噪比被要求限制在-201g2πfintj以下，該信噪比與采樣時鐘fs無關，卻與輸入信號的頻率fin相關。

2 系統(tǒng)硬件設計
2．1 A／D轉換電路設計
采用AD9445作為A／D轉換電路的核心器件．該器件是一款適用于中頻采樣的14位，單片集成A／D轉換器。它采用3．3 V和5．0 V雙電源供電，支持差分信號的時鐘輸入，支持CMOS、LVDS 2種數(shù)據(jù)輸出格式。其重要引腳功能如下：DCS MODE：時鐘占空周期穩(wěn)定器控制引腳，該引腳為低電平時可以起到穩(wěn)定時鐘周期占空比的作用。
OUTPUT MODE：將輸出數(shù)據(jù)電平選擇為CMOS電平，或者LVDS電平，為了獲取更高的性能，采用LVDS電平。
DFS：數(shù)據(jù)格式選擇。可以將輸出數(shù)據(jù)格式設置為二進制補碼或者偏置二級制格式。
VREF：配置該引腳可設置其內(nèi)部參考電壓。
SENCE：配合VREF引腳完成內(nèi)部參考電壓的設置。
REFT，REFB：差分參考輸出引腳。
VIN+，VIN-：輸入電壓引腳。
CLK+，CLK-：采樣時鐘輸入引腳。
D0～D13：輸出引腳。
DC0：數(shù)據(jù)時鐘輸出引腳。
目前，主流中頻采樣A／D轉換器都采用差分信號輸入。差分信號能有效地去除共模噪聲。提高系統(tǒng)的抗噪聲性能。這里采用LVDS模式的差分信號輸入。電路設計如圖2所示。經(jīng)過調(diào)試。本系統(tǒng)在輸入中頻單頻信號頻率為40 MHz的情況下。信噪比可達77．4 dB,，其頻譜如圖3所示。

2．2 A／D轉換器前端運放電路
該系統(tǒng)設計采用AD8352型超低失真差分中頻放大器作為A／D轉換器的驅動器件。其電路設計如圖4所示。

通過設置電阻RG的大小，可調(diào)節(jié)AD8352的放大倍數(shù)，其范圍為：3～25 dB。CD和RD用于消除失真。通過前端的變壓器，可以將單端信號轉換為差分信號，為AD8352提供差分信號，使其具有更高的性能。