日本a√视频在线,久久青青亚洲国产,亚洲一区欧美二区,免费g片在线观看网站

        <style id="k3y6c"><u id="k3y6c"></u></style>
        <s id="k3y6c"></s>
        <mark id="k3y6c"></mark>
          
          

          <mark id="k3y6c"></mark>

          新聞中心

          EEPW首頁 > 嵌入式系統(tǒng) > 設計應用 > VHDL語言中信號的不同形式設置

          VHDL語言中信號的不同形式設置

          作者: 時間:2011-10-10 來源:網(wǎng)絡 收藏

          摘要:通過一個偶同位產(chǎn)生器邏輯功能的實現(xiàn)過程,介紹了方 式及注意事項,并給出了完整的程序代碼。

          本文引用地址:http://yuyingmama.com.cn/article/150123.htm

          關(guān)鍵詞:;程序

          1概述

          是一種快速的電路設計工具,功能涵蓋 了電路描述、電路合成、電路仿真等三大電路設計工作。目前廣泛使用的軟件有Altera公司出品的MAX+PLUSII,Xinlinx公司的Foundation等。

          VHDL中有兩種基本的語句命令:并行同 時語句命令以及順序語句命令。兩者之間最大的點是,并行同時語句命令就像是電路板的動作方 式,不論幾個命令,是一次且同時執(zhí)行,產(chǎn)生結(jié)果;順序語句命令類似一般的程序,如BASIC等的執(zhí)行方式,是一次一個命令,且依書寫方式由上而下地執(zhí)行。

          并行同時語句命令主要有以下幾種表達方式: 直接語句(使用=運算符)、條件式語句(When-Else)與選擇式設置語句(With-Select-When)等;

          順序語句命令主要有以下幾種表達方式:Pro cess(過程)、If-Else(判斷比較)、Wait Until(等待)、Case-Is-When(描述選擇)等。

          熟練而靈活地使用上述兩類命令,可以節(jié)省大 量的工作量,使程序簡單直觀、可讀性增強而且有利于提高程序的編譯執(zhí)行效率。

          在數(shù)據(jù)通信過程中,同位器與同位檢查器常用 于數(shù)據(jù)糾錯。本文就以一個簡單偶同位產(chǎn)生器(Even Parity Bit Generator)真值表功能的實現(xiàn)方法來探討上述表達方式選擇問題,以及編程 過程中的注意事項。

          2編程舉例

          例:試設計VHDL程序完成如表1偶同位器的 真值表功能:

          輸入

          輸出

          S2

          S1

          S0

          Z

          0

          0

          0

          0

          0

          0

          1

          1

          0

          1

          0

          1

          0

          1

          1

          0

          1

          0

          1

          1

          1

          0

          1

          1

          1

          1

          0

          0

          1

          1

          1

          0

          分析:由真值表可以看出,所要實現(xiàn)的是一個由三個數(shù)據(jù)位、一個同位位組成的偶同位產(chǎn)生器功 能。不難得出各位之間的簡單邏輯關(guān)系:P=S0S1S2 。但是本文的主要目的在于通過此例闡述如何靈活運用的基本表達式設置信號,因此 某些可能更加簡單的方法以及比較高級一點語句本文不予詳細討論。

          解:(注:VHDL語言中使用“--”作為注釋符號)

          library ieee; ①

          use ieee.std_logic_1164.all;

          use ieee.std_logic_arith.all;

          use ieee.std_logic_unsigned.

          all;

          ENTITY hf is --假設建立的芯片電路名稱以及保存后的文件名為“hf”;

          Port(
          s: in std_logic_vector(2 downto 0);
          z: out std_logic  --最后一個管腳定義命令后面,不可加分號;
          );

          end hf; --應該保證電路單元名稱與存盤的文件名一致,否則編譯時 出錯;

          ARCHITECTURE a OF hf IS

          Begin --以上是本例題解答過程中的公共部分,其后分別接各解法語句。

          --******************************

          --解法1:使用“hen -Else”表達方式②

          z=‘0’when (s=000) else --此語句只能將s的各個值分開寫,而不能寫成如下

          0’ when (s=011) else -- z=‘0’

          when (s=000 or s=011 or s=110 or s=111)

          0’ when (s=110) else -- else ‘1’;

          ‘0’ when (s=111) else

          ‘1’ when (s=001) else

          ‘1’ when (s=001) else

          ‘1’ when (s=001) else

          ‘1’;

          End a;

          --解法2:使用With -Select -When表達方式:

          With s Select

          z=‘0’ when 000, --注意:除了最后一句的語句結(jié)束標志是分號外,其余各句均是逗號;

          ‘0’ when 011,

          ‘0’ when 110,

          ‘0’ when 111, -- when后選擇信號的值也只能分別列出,不可寫成組合條件。
          ‘1’ when others;
          End a;

          --解法3:使用“If-Else”表達方式:

          Process--If-Else語句必須要與process配合使用;

          Begin --Process中此句必不可少,否則編譯時出錯;

          if s=000 or s=011 or s=110 or s=111 then --If后若為組合條件可用括號也可不用;

          z=‘0’;
          else
          z=‘1’;
          end if;
          end process;
          End a;

          --解法4:使用“Case-Is-When”表達方式:

          Process --“Case-Is-When”也只能與“Process”配合使用;

          Begin

          case s is

          when 000|011|110|111 =>

          --此處不能將“|”改成“or”但可以像解法1或解法1或解法2那樣將不同信號值分開寫;

          when others=> --When句末尾是“=>”而不是逗號或者分號。

          z=‘1’;
          end case;


          上一頁 1 2 下一頁

          關(guān)鍵詞: 形式 設置 不同 信號 語言 VHDL

          評論


          相關(guān)推薦

          技術(shù)專區(qū)

          關(guān)閉