在您曾經(jīng)從事的嵌入項目中，有多少在項目生命周期各階段成功過渡而不需要重做系統(tǒng)設(shè)計、物料清單、布線等呢?如果您的答案與嵌入業(yè)界的大部分人一樣低于百分之百，則您可以考慮采用嵌入設(shè)計的一種新方法，它有望節(jié)省您的時間、金錢和煩惱。本文中，我們將探討您日常面對的嵌入設(shè)計挑戰(zhàn)，并以實用的方式探討如何運(yùn)用系統(tǒng)級的可編程能力克服這些挑戰(zhàn)。首先，簡介什么是真正的可編程能力。

　　真正的系統(tǒng)級可編程能力

　　我們將這一話題分為三部分分別進(jìn)行說明：編程能力、系統(tǒng)級、真正?？删幊棠芰Σ粦?yīng)與可配置能力混淆，而是指使用基本結(jié)構(gòu)塊構(gòu)建功能的能力。該定義下，這些基本結(jié)構(gòu)塊在硬件中實施，并通過配置寄存器、數(shù)據(jù)路徑和信號路徑共同用于構(gòu)建某個功能。例如，圖1中描述了賽普拉斯(Cypress)下一代PSoC設(shè)備架構(gòu)PSoC 3 和 PSoC 5中實施真正系統(tǒng)級可編程能力的基本結(jié)構(gòu)塊。圖中突出顯示的這些基本結(jié)構(gòu)塊包括高性能的8位8051 (PSoC 3) 或32位ARM Cortex M-3 (PSoC 5) 處理器、可編程時鐘樹、Universal Digital Block (UDB，通用數(shù)字塊)、可編程模擬塊和可編程路由和相互連接(模擬、數(shù)字和系統(tǒng)總線)。

　　PSoC 3和 PSoC 5架構(gòu)中的時鐘系統(tǒng)使一組模擬和數(shù)字時鐘支持各種外圍設(shè)備，例如ADC、PWM、計數(shù)器等。八個單獨源的 16 位時鐘分頻器用于數(shù)字系統(tǒng)外設(shè)，四個單獨源的 16 位時鐘分頻器用于模擬系統(tǒng)外圍設(shè)備，所有分頻器與一套四個內(nèi)部或二個外部時鐘脈沖源連接，形成強(qiáng)大的時鐘數(shù)。

　　每個 UDB 是一個非常強(qiáng)大、靈活的數(shù)字邏輯時鐘。PSoC 3 和 PSoC 5 架構(gòu)中的每個 UDB 包括一個基于 ALU 的八位數(shù)據(jù)路徑、兩個細(xì)粒度 PLD、一個控制和狀態(tài)模塊以及一個時鐘和復(fù)位模塊。這些元件可以共同執(zhí)行低端微控制器的功能，也可以將它們與其他UDB連接起來實現(xiàn)更大的功能，或者由他們實現(xiàn)數(shù)字外圍設(shè)備，例如定時器、計數(shù)器、PWM、UART、I2C、SPI、CRC等，某些PSoC 3和 PSoC 5設(shè)備家族采用24個UDB，您甚至可以在8051或ARM Cortex-M3 處理器的基礎(chǔ)上實現(xiàn) 24 核處理器，或內(nèi)部 DMA(一個非常強(qiáng)大的架構(gòu))。