設(shè)計(jì)一個(gè)2-4譯碼器。

2-4譯碼器，輸入的2位二進(jìn)制代碼共有四種狀態(tài)，譯碼器將每個(gè)輸入代碼譯成對(duì)應(yīng)的一根輸出線上的高、低電平信號(hào)。由此可得如下表1-6的真值表。將輸入的A、B和輸出Y0、Y1、Y2、Y3的關(guān)系寫成邏輯表達(dá)式則得到：

Y0=A’B’
Y1=A’B
Y2=AB’
Y3=AB

2-4譯碼器程序清單decode24.v

   module decode24   (
     input wire [1:0] a,           //定義兩位輸入
     output reg [3:0] led    	  //定義輸出的4位譯碼結(jié)果對(duì)應(yīng)的led
   );
  //always塊語句，a值變化時(shí)執(zhí)行一次過程塊
  always@(a)                    
	begin
		case(a)
			2'b00: led = 4'b0001; //2-4譯碼結(jié)果
			2'b01: led = 4'b0010;
			2'b10: led = 4'b0100;
			2'b11: led = 4'b1000;
		endcase
	end
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計(jì)文件，并鍵入設(shè)計(jì)代碼。
3. 綜合并分配管腳，將輸入信號(hào)a[0]、a[1]分配至撥碼開關(guān)，將輸出信號(hào)led[0]~led[3]分配至板卡上的LED。a[0]/M7,a[1]/M8,led[0]/N13,led[1]/M12,led[2]/P12,led[3]/M11
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對(duì)應(yīng)按鍵/撥動(dòng)撥碼開關(guān)，觀察輸出結(jié)果。