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          基于FPGA的RS碼譯碼器的設(shè)計(jì)
          
                                                            
            
                    	
          • 摘要：介紹了符合CCSDS標(biāo)準(zhǔn)的RS(255，223)碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時(shí)域譯碼算法，主要包括了修正后的無(wú)逆BM迭代譯碼算法，錢(qián)搜索算法和Forney算法。采用了三級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)，減小了譯碼器的時(shí)延
            • 
                    	                        
          • 關(guān)鍵字：
                        RS碼  FPGA  譯碼器  有限域  改進(jìn)的BM算法                          
            • 
                   	
          
                    
          
                
          
                                                

                
          
	                
          
		                	
          
	
          
	共1條
	1/1															1								
	
          
		                
          
	               	
          
                
          
        	
          
            
          
        
          
	
          
	
          
  		
          
    		
          
      			
          
          			
          有限域介紹
          
      			
          
		      	
          
		      			      			      	有限域　　集合F={a，b，…}，對(duì)F的元素定義了兩種運(yùn)算：“+”和“*”，并滿足以下3個(gè)條件，
　　?F1：F的元素關(guān)于運(yùn)算“+”構(gòu)成交換群，設(shè)其單位元素為0。
　　?F2：F\{0}的元素關(guān)于運(yùn)算“*”構(gòu)成交換群。即F中元素排除元素0后，關(guān)于*法構(gòu)成交換群。
　　?F3：分配率成立，即對(duì)于任意元素
　　a，b，c∈F，
　　恒有
　　a*(b+c)=(b+c)*a=a*b+a*c
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