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          基于改進的布斯算法的嵌入FPGA的乘法器設計
          
                                                            
            
                    	
          • 設計了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個18 b有符號或17 b無符號數的乘法運算。該設計基于改進的布斯算法，提出了一種新的布斯譯碼和部分積結構，并對9-2壓縮樹和超前進位加法器進行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關鍵路徑延遲為3．46 ns。
            • 
                    	                        
          • 關鍵字：
                        布斯算法  18×18乘法器  FPGA                          
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	共1條
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          布斯算法介紹
          
      			
          
		      	
          
		      			      			      	您好，目前還沒有人創(chuàng)建詞條布斯算法!
           
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