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基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)
- 用VHDL語言設(shè)計(jì)的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計(jì)數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計(jì)在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值。
- 關(guān)鍵字： 旋轉(zhuǎn)編碼器 VHDL 時序仿真
同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA技術(shù)實(shí)現(xiàn)
- 在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計(jì)，并在ISE集成環(huán)境下進(jìn)行了設(shè)計(jì)描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計(jì)結(jié)果，同時利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
- 關(guān)鍵字： 同步數(shù)字復(fù)接 VHDL FPGA
VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案
- 將VHDL與醫(yī)學(xué)相結(jié)合，勢必成為電子自動化設(shè)計(jì)（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對脈搏的測量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應(yīng)的直觀精確測量。
- 關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級描述
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理
- 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計(jì)原理，該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成，信號處理模塊通過VHDL語言實(shí)現(xiàn)。
- 關(guān)鍵字： 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理
基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)
- 介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
- 關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA
步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)
- 本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
- 關(guān)鍵字： 步進(jìn)電機(jī) VHDL 步進(jìn)角
基于VHDL的HDB3編碼器設(shè)計(jì)
- 利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法，對HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計(jì)的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
- 關(guān)鍵字： VHDL HDB3編碼器 結(jié)構(gòu)化設(shè)計(jì)
SDRAM控制器的設(shè)計(jì)與VHDL實(shí)現(xiàn)
- 介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實(shí)際系統(tǒng)，給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。
- 關(guān)鍵字： VHDL 狀態(tài)機(jī) SDRAM
基于VHDL的時鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)
- 在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對基準(zhǔn)時鐘信號進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時間的延遲輸出，本設(shè)計(jì)中采用VHDL語言進(jìn)行編程，實(shí)現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
- 關(guān)鍵字： 觸發(fā)延遲 中央定時同步系統(tǒng) VHDL
Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介
- Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見
基于VHDL的AVS環(huán)路濾波器設(shè)計(jì)
- AVS 視頻標(biāo)準(zhǔn)中，自適應(yīng)環(huán)路器在實(shí)現(xiàn)時存在許多條件運(yùn)算（如濾波強(qiáng)度的計(jì)算、邊界閾值和跳轉(zhuǎn)等的計(jì)算）及其對于數(shù)據(jù)的訪問比較繁瑣，使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會出現(xiàn)在每個8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波，減少對存儲器的訪問，加快了處理速度，大大節(jié)省了算法的硬件實(shí)現(xiàn)面積。并且適當(dāng)增加片上存儲空間來緩解外存的壓力來提高濾波模塊的效率，采用VHDL 語言進(jìn)行設(shè)計(jì)、仿真，通過FPGA驗(yàn)證。綜合仿真結(jié)果表明，該設(shè)計(jì)占用資源較少。
- 關(guān)鍵字： AVS 環(huán)路濾波 VHDL
基于VHDL的智能溫室環(huán)境測控系統(tǒng)專用CPU設(shè)計(jì)
- 智能溫室是近年逐步發(fā)展起來的一種資源節(jié)約型高效農(nóng)業(yè)發(fā)展技術(shù),目前國內(nèi)大多以單片機(jī)、通用計(jì)算機(jī)作為溫室系統(tǒng)處理器,由于基于單因子和成本問題,其智能化和效率有待提高。在此通過對目前智能溫室控制器的分析研究,提出并設(shè)計(jì)了一款16位的的單總線專用CPU,且專門針對于智能溫室測控系統(tǒng)設(shè)計(jì)了一個浮點(diǎn)運(yùn)算器和n個Comparray比較器,并使用VHDL
- 關(guān)鍵字： VHDL 溫室控制系統(tǒng) 浮點(diǎn)運(yùn)算器 Comparray比較器
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