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	vhdl.programming
          

          
	
          
    	
          
    	  	
          
              	
          
                	
          vhdl.programming 文章
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          VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法
          
                                                            
            
                    	
          • 據(jù)流描述（dataflow description）是結(jié)構(gòu)體描述方法之一，它描述了數(shù)據(jù)流程的運動路徑、運動方向和運動結(jié)果。例如，同樣是一個8位比較器采用數(shù)據(jù)流法編程
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          • 關(guān)鍵字：
                        VHDL  結(jié)構(gòu)體  數(shù)據(jù)流  描述法                          
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          用VHDL設(shè)計實現(xiàn)的有線頂盒信源發(fā)生方案
          
                                                            
            
                    	
          • VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業(yè)標準。作為一種硬件設(shè)計時采用的標準語言，VHDL具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次的設(shè)計，這樣設(shè)計師將在TOP-DOWN設(shè)計的全過程中均可方便地使用同一種語言。
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          • 關(guān)鍵字：
                        VHDL  有線頂盒  信源發(fā)生  方案                          
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          Verilog語言要素
          
                                                            
            
                    	
          • Verilog HDL 中的標識符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號和 _( 下劃線 ) 符號的組合，但標識符的第一個字符必須是字母或者下劃線。另外，標識符是區(qū)分大小寫的。
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          • 關(guān)鍵字：
                        Verilog  語言要素  VHDL                          
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          Verilog HDL的歷史及設(shè)計流程
          
                                                            
            
                    	
          • Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。
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          • 關(guān)鍵字：
                        VerilogHDL  VHDL  設(shè)計流程                          
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          SystemVerilog語言簡介
          
                                                            
            
                    	
          • Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設(shè)計的各個模塊定義端口，我們必須對期望的硬件設(shè)計有一個詳細的認識。不幸的是，在設(shè)計的早期，我們很難把握設(shè)計的細節(jié)。
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          • 關(guān)鍵字：
                        SystemVerilog  語言  VHDL                          
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          HDL語言種類
          
                                                            
            
                    	
          • HDL 語言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言。現(xiàn)選擇較有影響的作簡要介紹。
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          • 關(guān)鍵字：
                        HDL  VHDL  種類                          
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          Verilog HDL和VHDL的比較
          
                                                            
            
                    	
          • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。
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          • 關(guān)鍵字：
                        Verilog  VHDL  HDL                          
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          什么是VHDL?
          
                                                            
            
                    	
          • VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
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          • 關(guān)鍵字：
                        VHDL                          
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          VHDL設(shè)計的串口通信程序
          
                                                            
            
                    	
          • 本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在PC機上安裝一個串口調(diào)試工具來驗證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實現(xiàn)相應(yīng)的波特率。程序當前設(shè)定的div_par 的值是0x104，對應(yīng)的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間劃分為8個時隙以使通信同步。
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          • 關(guān)鍵字：
                        VHDL  串口通信  PC機                          
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          基于CPLD的字符疊加器的設(shè)計
          
                                                            
            
                    	
          • 本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點，適用于視頻監(jiān)控。由于采用了CPLD器件，增強了系統(tǒng)集成度和設(shè)計靈活性。
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          • 關(guān)鍵字：
                        字符疊加器  RAM  CPLD  VHDL                          
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          VHDL編碼中面積優(yōu)化探討
          
                                                            
            
                    	
          • 功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展，使應(yīng)用VHDL進行PLD設(shè)計變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設(shè)計電路規(guī)模的增大，對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前提下，應(yīng)盡可能地進行面積優(yōu)化。適當?shù)剡M行編碼是優(yōu)化設(shè)計的重要保障，對高質(zhì)量、高效率地完成VHDL是十分有意的。
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          • 關(guān)鍵字：
                        VHDL  編碼  面積優(yōu)化                          
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          IC設(shè)計工程師需要這樣牛X的知識架構(gòu)
          
                                                            
                                        
            
                    	
          • 　　剛畢業(yè)的時候，我年少輕狂，以為自己已經(jīng)可以獨當一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來的工作過程中，我認識了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個IC設(shè)計工程師需要具備的知識架構(gòu)，想跟大家分享一下。　　技能清單　　作為一個真正合格的數(shù)字IC設(shè)計工程師，你永遠都需要去不斷學(xué)習(xí)更加先進的知識和技術(shù)。因此，這里列出來的技能永遠都不會是完整的。我盡量每年都對這個列表進行一次更新。如果你覺得這個清單不全面，可以在本文下留言，我會盡可能把它補充完整?！　≌Z言類：Verilog-2001/&nb
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          • 關(guān)鍵字：
                        IC設(shè)計  VHDL                           
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          基于FPGA的串行通信控制系統(tǒng)的設(shè)計
          
                                                            
            
                    	
          • 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計思想及VHDL硬件描述語言，設(shè)計了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進行在線編程調(diào)試，實現(xiàn)了串行通信控制功能?；贔PGA的系統(tǒng)設(shè)計調(diào)試維護方便、可靠性高，而且設(shè)計具有靈活性，可以方便地進行擴展和移植。
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          • 關(guān)鍵字：
                        模塊化設(shè)計  串行通信控制系統(tǒng)  VHDL                          
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          TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計
          
                                                            
            
                    	
          • 介紹一種TPC碼迭代譯碼器的硬件設(shè)計方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實時測量所設(shè)計迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實用性和靈活性。
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          • 關(guān)鍵字：
                        TPC碼迭代譯碼器  VHDL  軟判決譯碼規(guī)則                          
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          VHDL設(shè)計中電路優(yōu)化問題
          
                                                            
            
                    	
          • VHDL設(shè)計是行為級設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。實際設(shè)計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題進行深入探討，很有必要。
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          • 關(guān)鍵字：
                        行為級設(shè)計  VHDL  邏輯資源                          
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