流水線 文章 最新資訊
高速流水線浮點加法器的FPGA實現(xiàn)
- 本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達(dá)80MHz。雖然使用浮點數(shù)會導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
- 關(guān)鍵字： FPGA 流水線 浮點 加法器
一個用于流水線模數(shù)轉(zhuǎn)換器的高精度、低功耗采樣保
- 介紹了一個用于高精度模數(shù)轉(zhuǎn)換器，采用0.25μmCMOS工藝的高性能采樣保持電路。該采樣保持電路的采樣頻率為20MHz，允許最大采樣信號頻率為10MHz，在電源電壓為2.5V的情況下，采樣信號全差分幅度為2V。通過采用全差分flip-around結(jié)構(gòu)，而非傳統(tǒng)的電荷傳輸構(gòu)架，因而在同等精度下，大大降低了功耗。為了提高信噪比，采用自舉開關(guān)。Hspice仿真結(jié)構(gòu)顯示：在輸入信號為5MHz的情況下，無雜散動態(tài)范圍(SFDR)為92.4dB.該電路將被用于一個14位20MHz流水線模數(shù)轉(zhuǎn)換器。
- 關(guān)鍵字： 流水線 高精度 低功耗 采樣保持電路
一種基于流水線的SpaceWire路由器研究
- 近年來，隨著SpaceWire總線技術(shù)在航天航空領(lǐng)域的不斷應(yīng)用，SpaceWire路由器在理論和技術(shù)應(yīng)用方面也得到了飛速發(fā)展。國外，歐洲航天局(ESA)已經(jīng)將速度為200 Mb／s抗輻射的SpaceWire路由器應(yīng)用到ESA的航天任務(wù)中。國內(nèi)
- 關(guān)鍵字： 研究 路由器 SpaceWire 流水線 基于 SpaceWire路由器 流水線 FPGA 無阻塞交換網(wǎng)絡(luò) 傳輸速度 接口 網(wǎng)絡(luò) 標(biāo)準(zhǔn) 驅(qū)動器 編碼器 譯碼器
8位微控制器體系架構(gòu)的設(shè)計研究
- 摘 要: 本文分析了目前8位微控制器的更新和設(shè)計趨勢，主要討論其RISC體系架構(gòu)的產(chǎn)品設(shè)計，并重點從體系架構(gòu)的角度出發(fā)，就高性能、低功耗兩方面對在設(shè)計中采用的關(guān)鍵技術(shù)進(jìn)行了探討研究。 關(guān)鍵詞： RISC；微控制器；低功耗；流水線 1．引言 微控制器(Microcontroller)自上世紀(jì)70年代出現(xiàn)以來，在將近30年的時間里得到了迅猛的發(fā)展和廣泛的應(yīng)用。隨著微電子技術(shù)的飛速發(fā)展，微控制器以其性能好、體積小、價格優(yōu)、功能齊全等突出優(yōu)點被廣泛應(yīng)用于家
- 關(guān)鍵字： 微控制器 RISC 低功耗 流水線 MCU
AD1672 單片12位模數(shù)轉(zhuǎn)換器的原理及其應(yīng)用
- 摘 要： ad1672是美國adi公司最近推出的一種新器件，它采用4級流水線閃爍式模數(shù)轉(zhuǎn)換結(jié)構(gòu)，單電源工作，12位分辨率，3msps采樣速率，非常適用于通信、圖象處理和醫(yī)療設(shè)備新電路設(shè)計。 關(guān)鍵詞：閃爍式模數(shù)轉(zhuǎn)換器 流水線 不失碼 超量程 一、 概述 ad1672是美國adi公司最近推向市場的一種新型單片式模數(shù)轉(zhuǎn)換器(adc)。片上含有4個高性能采樣保持放大器(sha)和4個閃爍式adc及電壓基準(zhǔn)。它采用4級流水線結(jié)構(gòu)，輸出帶有誤差修正邏輯電路，并采用bicmos工藝，從而保證在3msps
- 關(guān)鍵字： 閃爍式模數(shù)轉(zhuǎn)換器 流水線 不失碼 MCU和嵌入式微處理器
32位嵌入式CPU中系統(tǒng)控制協(xié)處理器的設(shè)計
- 摘 要：系統(tǒng)控制協(xié)處理器是MIPS體系結(jié)構(gòu)CPU中必需的一個單元模塊。它最主要的功能就是利用一系列特權(quán)寄存器記錄當(dāng)前CPU所處的狀態(tài)，負(fù)責(zé)異常/中斷處理，提供指令正常執(zhí)行所需的環(huán)境。本文論述了一個實現(xiàn)MIPS 4Kc指令集CPU中系統(tǒng)控制協(xié)處理器的設(shè)計，包括對特權(quán)寄存器寫操作的實現(xiàn)，精確異常處理機(jī)制和全定制后端物理設(shè)計。關(guān)鍵詞：系統(tǒng)控制協(xié)處理器；精確異常處理；流水線；全定制 MIPS體系結(jié)構(gòu)中的系統(tǒng)控制協(xié)處理器簡稱CP0，它提供指令正常執(zhí)行所需的環(huán)境，進(jìn)
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) 系統(tǒng)控制協(xié)處理器 精確異常處理 流水線 嵌入式
一種高速并行FFT處理器的VLSI結(jié)構(gòu)設(shè)計
- 萬紅星 陳 禾 韓月秋 (北京理工大學(xué) 電子工程系信號與信息處理專業(yè),北京 100081) 摘 要：在OFDM系統(tǒng)的實現(xiàn)中,高速FFT處理器是關(guān)鍵。在分析了基4按時域抽取快速傅立葉變換(FFT)算法特點的基礎(chǔ)上,研究了一種高性能FFT處理器的硬件結(jié)構(gòu)。此結(jié)構(gòu)能同時從四個并行存儲器中讀取蝶形運算所需的4個操作數(shù),極大地提高了處理速度。此結(jié)構(gòu)控制單元簡單,便于模塊化設(shè)計。經(jīng)硬件驗證,達(dá)到設(shè)計要求。在系統(tǒng)時鐘為100MHz時,1024點18位復(fù)數(shù)FFT的計算時間為13µs。 關(guān)鍵
- 關(guān)鍵字： FFT 蝶形單元 塊浮點 流水線
一種基于功耗管理的DSP處理器設(shè)計
- 摘 要：一種具有功耗管理特性的DSP處理器的結(jié)構(gòu)設(shè)計。該處理器采用4級流水線和增強(qiáng)型的哈佛并行系統(tǒng)結(jié)構(gòu)及完善的時鐘管理模塊,提供了一種DSP處理器的集成設(shè) 關(guān)鍵詞：DSP處理器 流水線 哈佛結(jié)構(gòu) 低功耗 在信息日益成為一種重要資源的今天,強(qiáng)大的市場需求和微電子技術(shù)的發(fā)展促成了便攜式電子系統(tǒng)的飛速發(fā)展。這些便攜式電子設(shè)備,不但對速度和面積要求非常高,而且對系統(tǒng)的平均功耗要求也很嚴(yán)格,使功耗問題日漸成為制約便攜式電子設(shè)備發(fā)展的瓶頸。要獲得高性能低功耗的方案,其實質(zhì)也就是在處理速度、芯片面積和功耗上
- 關(guān)鍵字： DSP處理器 低功耗 哈佛結(jié)構(gòu) 流水線
流水線型ADCMAX1200及其與DSP的接口
- 關(guān)鍵字： 流水線 MAX1200 ADC TMS320F206
DDS邏輯優(yōu)化設(shè)計及Verilog實現(xiàn)
- 摘 要：本文主要介紹了在DDS系統(tǒng)中，為了提高芯片運算速度，加大輸出帶寬，減小芯片規(guī)模從而提高可靠性和頻譜純度而采用的優(yōu)化方法及其VerilogHDL實現(xiàn)。關(guān)鍵詞：流水線；輸入寄存器結(jié)構(gòu)；加法器最低位修正；壓縮存儲查找表 概述由于DDS頻率合成方法具有低頻率轉(zhuǎn)換時間、低失真輸出波形、高分辨率、高頻譜純度、可編程和寬頻率輸出范圍等優(yōu)良性能，在現(xiàn)代頻率合成領(lǐng)域中具有越來越重要的地位。在許多應(yīng)用領(lǐng)域中，如通信、導(dǎo)航、雷達(dá)和電子對抗等， DDS頻率源都是主流的關(guān)鍵部件。 D
- 關(guān)鍵字： 加法器最低位修正 流水線 輸入寄存器結(jié)構(gòu) 壓縮存儲查找表
流水線介紹
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