如今多核已不算是什么新鮮的詞匯，甚至很多人對多核技術感到厭煩——因為已經(jīng)看得多了。而在各種文獻和媒體中，常常會看到關于多核處理器缺乏相應的軟件的評論與報道，這些評論與報道來自專家、媒體甚至是芯片設計者本身。

多核芯片往往如潮水般來去匆匆，過去人們?yōu)槎嗪诵酒械脚d奮與激動，點燃著瞬間激情，可是又像黑夜中的煙花那樣空留絢麗的色彩后就歸于寂靜。

這次卻不同了，在今年的ISSCC(國際固態(tài)電子電路會議)上，Intel展示了80核Tera-Scale研究芯片。留意一下Intel所用的詞匯， “Tera-Scale”的定義可將其從能夠把TRP(TeraFLOPS Research Processor)從其他的雙核、四核等處理器區(qū)分開。雖然按照Intel的定義，“Tera-Scale”只是多核處理器的一個系列，但卻是下一代多核架構。Intel指出，“它將帶我們進入TeraFLOP(每秒兆兆級浮點運算)和兆兆位處理能力的全新領域中?！?/P>

Intel的戰(zhàn)略：多核原理

長久以來，將理想化的工程與商業(yè)戰(zhàn)略分離并且使其獲得成功，是非常困難的。Intel一直致力于在性能開發(fā)上做執(zhí)牛耳者。從用戶的角度上來講，在挑選臺式機和筆記本這樣的產(chǎn)品時,性能是首要考慮的因素。處理器的性能與其內部時鐘頻率息息相關，可是高頻和高功耗產(chǎn)生的漏電，將會導致高溫。Intel將在45nm工藝中采用high-k(高介電率)絕緣體技術。借助于metal gate(金屬柵極技術)，Intel希望其能夠全面改善芯片漏電情況若，若漏電降為原先的十分之一，則性能可提高20％。同時，由于45nm的低寄生效應，晶體管開關功耗也會降低百分之三十。為了更好地理解Intel TRP芯片的基本原理，這里對high-k和45nm硅技術結合的效益進行一個估算。粗略算來，我們假設high-k 45nm技術使芯片的功率降低到先前半導體工藝的二分之一，在同樣峰值包絡功率下，新的功率存儲使得VDD電壓值高出了大約1.4倍(也就是2的平方根)，由于VDD和頻率范圍可被近似為呈線性變化，包括20% 金屬柵極晶體管開關效應引起的頻率增長在內，頻率提高1.7倍。在此，我們忽略了頻率限制因素，比如時鐘分布，晶圓內部與晶圓之間的差異等等。high-k絕緣體技術能給單核或多核芯片提供可觀的短期成果。而對于長期投資來說，依據(jù)摩爾定律的優(yōu)勢，Intel已經(jīng)在多芯體系的道路上領跑了2～3年，在世界上，當頻率，功率和通信等重要角色發(fā)生變化，如何為用戶設計一個多核平臺？如果只是一個模擬平臺，那么如何在大負荷工作量中快速地執(zhí)行程序來獲得結果？Intel沒有選擇的余地，只有為研究人員量身設計芯片。在國際固態(tài)電路大會上展示了Intel 65nm技術中的8層金屬設計初衷，是用來“證明100W以下的TeraFLOP性能”，盡管這只是其功能之一。

一個芯片，更是一個系統(tǒng)

把單處理器的速率與主體內存匹配起來是一件很難的事情，如果傳統(tǒng)的單核處理器是通過高速緩沖存儲器(cache)來解決CPU和內存之間的速度差異的話，如今的多核處理器由于需要通過核與核之間的合作來實現(xiàn)數(shù)據(jù)共享，因此復雜性大大增加。和單核處理器相比，多核處理器同樣表現(xiàn)出對于任務程序以及數(shù)據(jù)局部性的依賴，以及數(shù)據(jù)可執(zhí)行代碼的數(shù)據(jù)共享特性。Intel的架構師們致力于研究用戶芯片的核內存，核間通信以及工作量類型，但是和他們的前人一樣，還是無法確定一個嚴密又明確的工作量。

可以理解，Intel仍然無法為未來的Tera-Scale(兆兆規(guī)模)芯片下一個明確的定義，畢竟，目前這只是一個研究型的項目。然而軟件和系統(tǒng)的開發(fā)者們卻被鼓勵著繼續(xù)完成這個體系。那么Intel團隊在開發(fā)的時候，他們對于體系的定義又是什么呢？有一點可以肯定，TRP不會采用80核技術，80是一個不可思議的數(shù)字，雖然80核芯片的晶圓尺寸較好地平衡了可用晶圓空間以及能效(<100W@1TF)。

第一個另人感興趣的地方是Intel采用的平鋪式“瓷片”(tile)結構(圖1)，小的內核像“瓷片”一樣重復地平鋪開來，每個“瓷片”內都包含自己的處理引擎(Processing Engine，簡稱PE)，局部內存和通信路由，如同臺式機和服務器的網(wǎng)絡連接一樣，每個瓷片使用自身的路由成為芯片網(wǎng)狀配置的一部分。

圖1 Intel的平鋪式“磁片”構架

在Intel所選擇的這種結構中，芯片能方便地檢測出內含單元數(shù)，不同的“瓷片”數(shù)目決定了不同的功能應用和價位。傳輸延時，時鐘分布，功率減少和部分功率管理等只要對一個“瓷片“進行了優(yōu)化處理，對于整個芯片也將行之有效。此外，大型芯片兩個邊緣上的瓷片之間通過路由網(wǎng)絡進行通信，因此不用擔心由于電磁在硅中的傳播速度限制0.8c(c是光在真空中的傳播速度)從而影響了通信同步。根據(jù)Intel表示，渡越時間(the time of flight)(在一個時鐘周期內)不會成為問題所在。因為“瓷片”的路由通信方式能夠很好地得到管理從而具有冗余以及高可靠性。“瓷片”架構的任務一旦完成編譯，將在虛擬處理器上進行執(zhí)行，把“瓷片”當作內存管理模塊來處理，提高了物理內存資源的系統(tǒng)可用性。因此“瓷片”的高利用率提高了性能，較少的“瓷片”不需要再編譯，多個線程能夠在同一芯片中同時運行。

Intel的這種結構體系，提供了一個研究通用處理器軟件和芯片性能的機會，Intel或許會將研究成果用來連接IA架構和NoC(片上網(wǎng)絡)，而這也許就是未來的服務器。

路由和每個“瓷片”結為一體，能夠實現(xiàn)可避免死鎖的雙32位帶寬的邏輯通道以及非阻塞交叉開關(non-blocking crossbar)；當時鐘頻率為4GHz時，帶寬可達到80GB/s。然而，在訪問周期內，有效的通道對象用來完成數(shù)據(jù)傳輸。由于雙通道采取用double pumped(兩倍汞，指時鐘頻率能執(zhí)行兩次操作，上升沿和下降沿同時傳輸信號)來節(jié)省芯片內部空間，但是也帶來了一些新的問題。 從表面上看，這種方法帶來了額外的功耗，但當它被切斷時，兩倍泵只會對路由產(chǎn)生局部影響。不過double pumped的采用會使時鐘負載增加。Intel的分析報告指出，在最壞的狀況下，交叉區(qū)域的50%就會用于補償全局時鐘負載和數(shù)據(jù)通道的RC效應。通道采用16x6位的緩沖隊列管理和基于Intel FLIT(流程控制單元)的32位數(shù)據(jù)字(參照圖2)。流程控制邏輯依照FLIT的要求來解碼。

圖2 Intel的NoC(片上網(wǎng)絡)數(shù)據(jù)包形式：三個32位字包含了路由，元件處理控制和包含2位控制字段的數(shù)據(jù)。每一個都涉及到FLIT(流程控制單元)。最小的封裝包是2個FLIT。長度能夠進行鏈式擴展

軟件和硬件工作可以用Intel的NoC(片上網(wǎng)絡)封裝形式來劃分。它定義了三種可能的32位字——其中包括了路由信息，基本處理單元控制和數(shù)據(jù)。其中的每一部分開頭都包含6位控制字段。該字段包括兩個通道的流程控制(FC)，通道ID(L)，F(xiàn)LIT有效位(V)以及位標志，用來指示控制字段位于數(shù)據(jù)包的頭部還是尾部。鏈表頭明確定義了路由能夠保持10 個3位地址指向8個相鄰PE，這里假定為北，東北，東，東南，南，西南，西和西北(N，NE，E，SE，S，SW，W，NW)，若添加第二個鏈表地址FLIT，那么任意一個PE就能直接尋址其他10個以上的PE。我們注意到，軟件設計中定義了在不互相沖突的情況下，最優(yōu)的連接路線和通道，軟件必須能夠利用硬件來支持動態(tài)路由和PE通道分配，不同的線程在不同時間能夠同步執(zhí)行，或者在不同的芯片內能夠照常運行，或者只是在有問題的PE周圍標記，即便是對靜態(tài)路由而言，這也是一個艱巨的任務。

6位控制字段包含一類或兩類32位數(shù)據(jù)：一個32位信息控制字段用于PE定位和32位數(shù)據(jù)字傳輸?？刂谱侄文軌蛘埱蠖喾N行為，比如發(fā)送原始PE數(shù)據(jù)到外部內存，或是將目標PE改變?yōu)樗郀顟B(tài)或是喚醒。PE通過開關晶體管完成電源切換，由于可在數(shù)周期之內完成，因此優(yōu)于用開關把電源打開和關掉的方法 。讓此類電路有4GHz的時鐘頻率著實是一項挑戰(zhàn)。

在設計中整合了輪循仲裁，但其中不包含可能增加復雜性的優(yōu)先處理機制。此部分任務將留給軟件完成，從而確保在對處理器中關鍵數(shù)據(jù)進行訪問時，只能就近映射。輪循仲裁使用未決的FLIT信息，用于在數(shù)據(jù)傳輸之前，于源和目的之間建立一個完整的路徑。

同步接口與光速

同步接口是“瓷片”體系有效利用并得以大規(guī)模結合的關鍵技術?？紤]到功率、電壓、溫度，大型芯片處理差異以及硅中電磁傳播的極限速度，要想同步時鐘幾乎不可能。假設硅中電磁傳播的速度接近于0.8c(0.8