b)串口中斷具有最高優(yōu)先級，而且是隨機的，為了不產生中斷丟失，每次統(tǒng)計表完成像素灰度個數統(tǒng)計后，時序控制器產生的硬件中斷信號都由NiosⅡ發(fā)出相應的命令清除。

　　經過上述簡化設計，選用Ahera公司高性價比Cy-clone系列速度等級最低的EPl c12Q240C8完成全部設計。經過代碼優(yōu)化和綜合布線優(yōu)化，實時平臺直方圖均衡器能以21．43MHz的速度工作。同時，該設計能以IP核的形式靈活地移植到Altera公司其他系列的FPGA上。圖3是平臺直方圖均衡算法外場實驗的實驗結果。從圖像顯示的效果可以看出，設計是很成功的，完全可以滿足應用要求。

　　4結束語

　　本文給出了一種模塊化程度高、硬件可移植、體積小、功耗低、可靠性高、使用靈活的實時平臺直方圖均衡器的實現方法，彌補了以往實現方法的不足。此外，對FPGA的應用突破了傳統(tǒng)的應用模式，給FPGA的應用注人了新的活力，給嵌入式應用人員提供了設計新思路。