master核系統(tǒng)輸入時鐘clk-in通過divider分頻產(chǎn)生clk-out，通過改變divider的值，可以實現(xiàn)任意分頻的時鐘輸出［4］。其頻率表達式如下：

　　用verilog語言描述時鐘產(chǎn)生模塊，用ISE綜合后，其生成電路如圖2所示。

　　3.2.2. 串行接口模塊spi-shift設計

　　數(shù)據(jù)傳輸模塊是SPI的核心模塊。此模塊負責把并行進來的數(shù)據(jù)串行傳出，串行進來的數(shù)據(jù)并行傳出。本文設計的shift與通常的SPI移位模塊設計不同，原因在于這里考慮了寄存器的復用，以使用較少硬件資源來增大一次傳輸數(shù)據(jù)的位數(shù)，從而提高數(shù)據(jù)傳輸?shù)恼w速率。對于并行進來的數(shù)據(jù)位寬比較長，比如128 位的數(shù)據(jù)時，為了提高傳輸?shù)乃俣?，本文設計工作中犧牲了資源改進了以前的保守的SPI模塊。SPI MaSTer 核在主機側作為slave設備接收數(shù)據(jù)，同時作為master設備發(fā)送數(shù)據(jù)。此模塊verilog代碼經(jīng)ISE綜合后如圖3 所示。

　　圖3.串行接口模塊電路

　　3.2.3. 頂層TOP模塊

　　本文在分析協(xié)議的基礎上建立了高速可復用SPI總線的基本結構，包括時鐘生成模塊，數(shù)據(jù)傳輸模塊，并用上層TOP模塊調(diào)用底層的兩個模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運作起來。所以此 SPI核的頂層模塊要寫入控制字，通過狀態(tài)機控制調(diào)用時鐘生成模塊和數(shù)據(jù)傳輸模塊正常運行。其經(jīng)ISE綜 合后如圖4所示。

　　圖4.頂層TOP模塊電路

　　4、仿真與驗證

　　仿真與驗證是IP核設計中非常重要的一部分，因為它直接關系著IP的可用性。將用verilog 描述好的SPI 接口電路用ISE進行綜合，然后用modelsim 軟件進行仿真［5］。在建立測試平臺時，首先要建立模擬Wishbone 協(xié)議的master模塊，同時建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數(shù)據(jù)和地址進行比較、校驗。因此 Spi-top Testbench總體架構可分為：Wishbone master model、SPI master core、SPI slave model 三個模塊。

　　為了簡單仿真8bit數(shù)據(jù)傳輸，首先進行復位，然后設置寄存器，再進行寄存器校驗，無誤之后進行8bit 數(shù)據(jù)傳輸，在tx上升沿發(fā)送數(shù)據(jù)，rx下降沿接收數(shù)據(jù)，仿真波形如圖5所示。同理可以仿真64bit、128bit等 數(shù)據(jù)傳輸仿真波形。

　　圖5. 8bit數(shù)據(jù)傳輸仿真波形

　　用ISE軟件進行編譯，將生成的網(wǎng)表文件通過JTAG下載到xilinx 公司的spartan3 系列FPGA運行，在ISE 的輔助分析下得到了正確的結果。

　　5、結束語

　　隨著半導體技術的進步，FPGA 的價格越來越便宜， 工作頻率越來越高，使用FPGA 實現(xiàn)SPI 通信 接口是切實可行的。

　　本文作者創(chuàng)新點：設計過程中很多變量都采用參數(shù)形式，具體應用于工程實踐時根據(jù)實際需要更改參數(shù)即可，充分體現(xiàn)了可復用性。由于SPI對傳輸時序要求非常嚴格，所以本文工作中設計了一種比較可靠，穩(wěn)定的時鐘生成模塊，它對于奇偶分頻的情況分別考慮，從而避免了以往SPI總線中對系統(tǒng)時鐘奇分頻時會出現(xiàn)分頻出的時鐘不穩(wěn)定的問題。數(shù)據(jù)傳輸模塊采用較簡潔的并串互轉結構，一次最多可傳輸128位，速度是遵守SPI協(xié)議的同類器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一 次傳輸?shù)奈粩?shù)為定值的情況。