圖6 中，con_en 表示輸入使能信號，con_in 表示編碼之前的數(shù)據(jù)，data_out表示3/4碼率編碼之后的數(shù)據(jù)，rdy_34 表示輸出數(shù)據(jù)有效的信號，輸入時鐘頻率為75 MHz,采樣時鐘頻率為150 MHz.

通過對比圖5的仿真結(jié)果和圖6的在線測試結(jié)果，可以驗證在高速的時鐘下設(shè)計的正確性.

4 結(jié)語本文主要闡述了L-DACS1 中多速率卷積編碼器的工作原理，利用FPGA設(shè)計實現(xiàn)了可以在高速多碼率條件下正常工作的多速率卷積編碼器.同時用VerilogHDL 硬件描述語言對此設(shè)計進行了仿真驗證，最后使用75 MHz的主時鐘頻率，在Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型號的芯片下完成了硬件的調(diào)試.仿真及在線測試，結(jié)果表明達到了預(yù)期的設(shè)計要求，并用于實際項目中.