圖3所示是其仿真的波形圖。

　　從圖3可以看出表1所列的各種運算關(guān)系。表2所列為其實際的測試數(shù)據(jù)。

　　表中“A+B實數(shù)表示(M)”指Matlab計算的結(jié)果；“誤差”指浮點處理器計算結(jié)果與Matlab計算結(jié)果之差。

　　綜上所述，本工程設(shè)計的浮點加法器所得到的運算結(jié)果與Matlab結(jié)果的誤差在10-7左右，可見其精度完全能夠符合要求。

　　5 結(jié)束語

　　本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應用在高速信號處理系統(tǒng)中。