壓穩(wěn)態(tài)什么時候會導致設計失敗?

　　如果數(shù)據輸出信號在寄存器下次采集數(shù)據之前，轉換到有效狀態(tài)，那么，壓穩(wěn)態(tài)信號不會對系統(tǒng)工作有不利影響。但是，如果壓穩(wěn)態(tài)信號不能在它到達下一設計寄存器之前轉換到低電平或者高電平狀態(tài)，那就會導致系統(tǒng)失敗。繼續(xù)山和球的形象解釋，當球到達山腳( 穩(wěn)定邏輯狀態(tài)0 或者1) 的時間超出分配的時間后，即，寄存器tCO 加上寄存器通路所有時序余量的時間，就會出現(xiàn)失敗。當壓穩(wěn)態(tài)信號沒有在分配的時間內穩(wěn)定下來時，如果目的邏輯觀察到不一致的邏輯狀態(tài)，即，不同的目的寄存器采集到不同的壓穩(wěn)態(tài)信號值，出現(xiàn)邏輯失敗。

　　同步寄存器

　　當信號在不相關或者異步時鐘域電路之間傳送時，在使用該信號之前，需要將信號同步到新的時鐘域。新鐘域中第一個寄存器起到了同步寄存器的作用。

　　為消除異步信號傳送時壓穩(wěn)態(tài)導致的失敗，電路設計人員通常在目的時鐘域中使用多個串聯(lián)寄存器( 同步寄存器鏈或者同步器)，將信號重新同步到新時鐘域上。采用這些寄存器，在設計中的其他部分使用壓穩(wěn)態(tài)信號之前，該信號能夠有更多的時間轉換到確定狀態(tài)。同步寄存器至寄存器通路上的時序余量是壓穩(wěn)態(tài)信號穩(wěn)定所需要的時間，被稱為壓穩(wěn)態(tài)穩(wěn)定時間。

　　同步寄存器鏈或者同步器是滿足以下要求的寄存器序列：

　　■ 鏈上的寄存器都由相同的或者相位相關的時鐘進行同步

　　■ 鏈上的第一個寄存器由不相關的時鐘域進行驅動，即異步驅動。

　　■ 每個寄存器只扇出連接一個寄存器，鏈上的最后一個寄存器除外。

　　同步寄存器鏈的長度是滿足以上要求的同步時鐘域中的寄存器數(shù)量。圖3 是長度為2 的同步鏈的例子，假設輸出信號被送入多個目的寄存器。

圖 3. 同步寄存器鏈實例

　　注意，異步輸入信號，或者在不相關時鐘域之間傳輸?shù)男盘?，會在相對于采集寄存器時鐘沿的任意點進行轉換。因此，設計人員無法預測數(shù)據轉換前的信號轉換順序或者目的時鐘邊沿數(shù)量。例如，如果在時鐘域之間傳送異步總線信號，并進行同步，數(shù)據信號會在不同的時鐘沿進行轉換。結果，會接收到不正確的總線數(shù)據。

　　設計人員必須適應這種電路工作方式，例如，雙時鐘 FIFO (DCFIFO) 邏輯存儲信號或者握手邏輯等。FIFO邏輯使用同步器在兩個時鐘域之間傳送控制信號，然后，數(shù)據被寫入雙端口存儲器，或者讀出。Altera 為這一操作提供DCFIFO 宏功能，它包括各種級別的延時，為控制信號提供亞穩(wěn)態(tài)保護。如果異步信號被用作兩個時鐘域之間的部分握手邏輯，控制信號會指出數(shù)據什么時候才能在時鐘域之間進行傳輸。在這種情況下，采用同步寄存器以確保亞穩(wěn)態(tài)不會影響控制信號的接收，在任何亞穩(wěn)態(tài)條件下，數(shù)據都有足夠的建立時間，在使用數(shù)據之前達到穩(wěn)定。在設計比較好的系統(tǒng)中，每一信號在被使用之前都能達到穩(wěn)定狀態(tài)，設計可以正常工作。

　　計算亞穩(wěn)態(tài)MTBF

　　亞穩(wěn)態(tài)平均故障間隔時間MTBF 大致估算了亞穩(wěn)態(tài)導致出現(xiàn)兩次設計失敗之間的平均時間。較大的MTBF( 例如亞穩(wěn)態(tài)失敗間隔數(shù)百甚至數(shù)千年) 表明非?？煽康脑O計。所需要的MTBF 取決于系統(tǒng)應用。例如，急救醫(yī)療設備需要的MTBF 要比消費類視頻顯示設備長得多。增大亞穩(wěn)態(tài)MTBF 能夠減小信號傳輸導致設備出現(xiàn)亞穩(wěn)態(tài)問題的概率。

　　可以使用設計信息以及器件特征參數(shù)來計算設計中某些信號傳輸或者所有信息傳輸?shù)膩喎€(wěn)態(tài)MTBF。采用下面的公式和參數(shù)來計算同步器鏈的MTBF：

　　C1 和C2 常數(shù)取決于器件工藝和工作條件。

　　在fCLK 和fDATA 參數(shù)取決于設計規(guī)范： fCLK 是接收異步信號時鐘域的時鐘頻率， fDATA 是異步輸入數(shù)據信號的觸發(fā)頻率。較快的時鐘頻率以及觸發(fā)數(shù)據能夠降低( 或者劣化) MTBF。

　　tMET 參數(shù)是亞穩(wěn)態(tài)信號達到確切狀態(tài)的亞穩(wěn)態(tài)建立時間，即，超出寄存器tCO 的時序余量。同步鏈的 tMET 是鏈上每一寄存器輸出時序余量之和。

　　設計中每一同步器鏈的MTBF 確定了總的設計MTBF。同步器的失效率是1/MTBF，將每一同步器鏈的失敗概率相加得到整個設計的失敗概率，如下所示：

　　設計亞穩(wěn)態(tài)MTBF 為1/failure_ratedesign。

　　設計人員使用Altera? FPGA 時，不需要手動完成這些計算，這是因為Altera Quartus? II 軟件將亞穩(wěn)態(tài)參數(shù)集成到了工具中。