5 系統(tǒng)設(shè)計仿真

　　對設(shè)計完成后的主要功能模塊進行了仿真以驗證其功能的正確性。

　　(1) m序列產(chǎn)生器仿真

　　本設(shè)計采用了23級m序列以確保偽隨機序列的特性，其本原多項式為f(x)=1+x5+x23，仿真波形如圖5所示。

　　(2) SPI接口仿真

　　FPGA與單片機之間采用SPI接口進行通信。外圍設(shè)備接口SPI通常有3～4條信號線，本文采用3線方式，即片選線SS、時鐘線SCK和數(shù)據(jù)線SDIO。SS為低時有效，在SCK的同步下傳送數(shù)據(jù)，仿真波形如圖6所示。

　　(3) 系統(tǒng)仿真

　　系統(tǒng)開始工作并正確同步后，開始誤碼和延時的統(tǒng)計。每當(dāng)單片機發(fā)送1個請求數(shù)據(jù)信號，就送出當(dāng)前的誤碼數(shù)和延時數(shù),單片機進行計算后送顯示器顯示。系統(tǒng)仿真波形如圖7所示。

　　6 調(diào)試

　　調(diào)試是整個設(shè)計實現(xiàn)的關(guān)鍵步驟。經(jīng)過調(diào)試，最終實現(xiàn)了設(shè)計的所有功能。下面給出在設(shè)計和調(diào)試中的一些經(jīng)驗教訓(xùn)以供參考。

　　(1) 51單片機的Port 1端口默認情況下沒有上拉電阻，因此需要特別注意。在調(diào)試初期就是因為沒有在外部加上拉電阻而導(dǎo)致與FPGA通信不正常。

　　(2) RS485接口芯片對于差分線的輸入輸出阻抗匹配要求比較嚴格，需要根據(jù)手冊要求選擇合適的匹配電阻，否則會導(dǎo)致輸入輸出差分信號質(zhì)量嚴重劣化，影響系統(tǒng)正常工作。

　　(3) FPGA與單片機通信等功能需要特別注意時序的配合問題，否則可能導(dǎo)致通信不正常?？梢酝ㄟ^選擇適當(dāng)?shù)挠|發(fā)沿來調(diào)整時序。

　　本文介紹了一種基于FPGA的RS485接口的誤碼測試儀的設(shè)計原理和實現(xiàn)過程。與傳統(tǒng)的誤碼測試儀相比，本誤碼測試儀具有原理簡單、接口獨特、可測試系統(tǒng)延時等特點。此外，由于FPGA良好的可擴展性，可以在不改變硬件電路的基礎(chǔ)上方便地增加或修改相應(yīng)的功能，增加了系統(tǒng)的可擴展性。

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