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          EEPW首頁 > 模擬技術(shù) > 設(shè)計應(yīng)用 > 將數(shù)據(jù)轉(zhuǎn)換器IP集成到系統(tǒng)芯片簡化設(shè)計技術(shù)(二)

          將數(shù)據(jù)轉(zhuǎn)換器IP集成到系統(tǒng)芯片簡化設(shè)計技術(shù)(二)

          作者: 時間:2013-11-05 來源:網(wǎng)絡(luò) 收藏
          none; TEXT-INDENT: 0px; MARGIN: 0px 0px 20px; PADDING-LEFT: 0px; PADDING-RIGHT: 0px; FONT: 14px/25px 宋體, arial; WHITE-SPACE: normal; ORPHANS: 2; LETTER-SPACING: normal; COLOR: rgb(0,0,0); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">  △使用寬金屬布線

            △盡量使用多個金屬層走線

            △使用大量過孔進行連接

            數(shù)字輸出/輸入布線還要求認真仔細地部署。但是,由于布線是在自動數(shù)字集成流程中處理,它們的部署自然需要遵循相應(yīng)的技術(shù),因此不在本文討論之列。

            3. 保持低時鐘抖動

            基于的系統(tǒng)性能,如通訊接口,取決于采樣時鐘的質(zhì)量。模擬-數(shù)字轉(zhuǎn)換器信號采樣瞬間的不確定性增加了轉(zhuǎn)換噪聲,因而降低了轉(zhuǎn)換器性能。采樣瞬間的不確定性稱為“抖動”。時鐘抖動(σtclk)決定了可達到的最大理論SNR(信噪比)值。圖7顯示信噪比是采樣時鐘抖動的一個函數(shù),將信噪比、時鐘抖動和信號頻率(Fin)關(guān)聯(lián)起來。以模擬-數(shù)字轉(zhuǎn)換器固有的65dB信噪比(SNRADC)為例。

            從圖7可以看出,采樣時鐘抖動對轉(zhuǎn)換性能(信噪比)的影響與系統(tǒng)處理低頻率信號無關(guān)。但是,采樣時鐘抖動的影響隨著所處理信號的頻率增強而增加

            將數(shù)據(jù)轉(zhuǎn)換器IP集成到系統(tǒng)芯片簡化設(shè)計技術(shù)(二)

            因此,設(shè)計師在設(shè)計中必須考慮到這種影響,可以采用以下技術(shù)保證采樣時鐘質(zhì)量:

            技術(shù)7:將時鐘源靠近

            將鎖相環(huán)靠近數(shù)據(jù)轉(zhuǎn)換器,可降低外部信號耦合到時鐘線并造成時鐘抖動的可能性。

            技術(shù)8:檢查時鐘沿速率

            對于時鐘路徑上的任何電路而言,應(yīng)保證有足夠的驅(qū)動強度限制時鐘的轉(zhuǎn)換速率。時鐘沿轉(zhuǎn)換時間長會增加噪聲敏感性,因而增加抖動(如圖8所示)。根據(jù)經(jīng)驗,~100ps的轉(zhuǎn)換時間是適當?shù)摹?/P>

            將數(shù)據(jù)轉(zhuǎn)換器IP集成到系統(tǒng)芯片簡化設(shè)計技術(shù)(二)


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