2 系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)
系統(tǒng)結(jié)構(gòu)如圖l所示，本設(shè)計(jì)中，應(yīng)用程序是用戶(hù)界面；USB驅(qū)動(dòng)用于連接用戶(hù)和底層硬件；USB2．O控制器68013用于FPGA和PC間的數(shù)據(jù)交互。

2．1 硬件結(jié)構(gòu)
本系統(tǒng)硬件連接主要是由FPGA和USB2．0控制器，如圖2所示。同時(shí)也可以根據(jù)實(shí)際系統(tǒng)的需要，用FPGA實(shí)現(xiàn)預(yù)定功能，硬件接口模式有Slave FIFO和GPIF兩種接口模式。本方案采用Slave FIFO模式，當(dāng)EZ-USB FX2工作于Slave FIFO時(shí)，外圍電路可像普通FIFO一樣對(duì)FX2中的端點(diǎn)2、端點(diǎn)4、端點(diǎn)6、端點(diǎn)8的數(shù)據(jù)緩沖區(qū)進(jìn)行讀寫(xiě)。圖2展示了這種模式下FX2和外圍電路的典型連接，其中，IFCLK為接口時(shí)鐘，可由芯片CY7C68013產(chǎn)生(30 MHz／40 MHz)，也可由外部輸入(5MHz／48 MHz)；FLAGA-FLAGD為FIFO標(biāo)志管腳，用于映射FIFO的當(dāng)前狀態(tài)；SLCS#為從屬FIFO的片選信號(hào)，低電平有效；FD[15∶O]為16位雙向數(shù)據(jù)總線；FIFOADDR[1∶O]用于選擇和FD連接的端點(diǎn)緩沖區(qū)；SLOE用于使能數(shù)據(jù)總線FD的輸出；SLRD和SLRWR可分別作為FIFO的讀寫(xiě)選通信號(hào)；外圍電路可通過(guò)使能PKTEND管腳向USB發(fā)送一個(gè)IN數(shù)據(jù)包，而不用考慮該包的長(zhǎng)度。

2．2 系統(tǒng)軟件
系統(tǒng)軟件設(shè)計(jì)主要包括3部分：VHDI代碼、USB固件程序(Firmware)以及應(yīng)用程序。