典型的信號(hào)完整性問題：反射、串?dāng)_、電源/ 地噪聲、時(shí)序等。

反射

由于傳輸系統(tǒng)阻抗不匹配，會(huì)使傳輸?shù)男盘?hào)不 能被完全吸收，造成部分能量返回。反射造成信號(hào)出現(xiàn)過沖（Overshoot）、振鈴（Ringing）、邊沿遲 緩（階梯電壓波）。過沖是振鈴的欠阻尼狀態(tài)，邊沿遲緩是振鈴的過阻尼狀態(tài)。下圖為信號(hào)反射的三種表現(xiàn)形式。

過沖一方面會(huì)造成強(qiáng)烈的電磁干擾，另一方面 會(huì)損傷后面電路的輸入級，甚至失效。而振鈴會(huì)帶 來信號(hào)長時(shí)間不能穩(wěn)定，邊沿遲緩帶來信號(hào)上升時(shí) 間過長，二者都可能帶來信號(hào)的時(shí)序問題，如時(shí)鐘數(shù)據(jù)同步、建立與保持時(shí)間不滿足等。

串?dāng)_ Crosstalk

由于導(dǎo)線之間間距過小，當(dāng)有快速變化的電流 流過導(dǎo)線時(shí)會(huì)產(chǎn)生交變的磁場，而使鄰近的導(dǎo)線上 感應(yīng)出信號(hào)電壓，稱為串?dāng)_（Crosstalk）。 下圖為信號(hào)串?dāng)_試驗(yàn)?zāi)Ｐ停约笆苡绊懶盘?hào)線上的串?dāng)_信號(hào)。

串?dāng)_一方面是EMC主要根源之一，另一方面， 串?dāng)_干擾正常的信號(hào)流，有可能造成數(shù)據(jù)錯(cuò)誤，是造成誤碼的主要原因之一。問題發(fā)生沒有一定規(guī)律， 時(shí)隱時(shí)現(xiàn)，診斷與定位往往花費(fèi)大量時(shí)間與精力。

某單板經(jīng)常發(fā)現(xiàn)工作一段時(shí)間后，網(wǎng)口工作異 常，數(shù)據(jù)傳輸經(jīng)常有誤碼。詢問供應(yīng)商，該現(xiàn)象一 般和某芯片的信號(hào)受到干擾有關(guān)。 檢查 PCB 發(fā)現(xiàn)，在相鄰層該信號(hào)和一條 100M 信號(hào)相重疊，中間沒有地平面分隔，由此引入干擾。

電源/地噪聲

當(dāng)信號(hào)狀態(tài)快速改變時(shí)，在電源和地上會(huì)產(chǎn)生 紋波電流。由于電源和地上的電感的存在，信號(hào)突 變產(chǎn)生的尖峰電流將使電源和地上出現(xiàn)電壓的波 動(dòng)。系統(tǒng)幾十甚至上百個(gè)信號(hào)同時(shí)發(fā)生狀態(tài)改變時(shí)， 有可能造成系統(tǒng)的誤動(dòng)作。由于電源/地噪聲的復(fù)雜 性，有時(shí)單獨(dú)作為電源完整性（Power Integrity）來 研究。

歷史參考文檔：

時(shí)序問題

系統(tǒng)中數(shù)據(jù)的提取通常是由時(shí)鐘信號(hào)的上升沿 或下降沿觸發(fā)，按照一定的節(jié)拍進(jìn)行，數(shù)據(jù)應(yīng)該及 時(shí)到達(dá)接收端并進(jìn)入穩(wěn)態(tài)。數(shù)據(jù)的超時(shí)延時(shí)和數(shù)據(jù) 的信號(hào)畸變都會(huì)造成數(shù)據(jù)的讀取錯(cuò)誤。接收端信號(hào) 由于出現(xiàn)嚴(yán)重的振鈴現(xiàn)象，部分進(jìn)入非穩(wěn)定狀態(tài)， 會(huì)使數(shù)據(jù)不能被可靠地提取，造成誤碼問題。

歷史參考文檔：

信號(hào)完整性設(shè)計(jì)方法

嚴(yán)格控制關(guān)鍵信號(hào)的 PCB 走線長度

信號(hào)完整性問題主要是 PCB 走線過長造成的。 如果在設(shè)計(jì)前期，我們能夠找出關(guān)鍵信號(hào)，并對走線長度進(jìn)行控制，就可以有效地抑制信號(hào)反射，保證信號(hào)質(zhì)量。所以我們需要研究器件的數(shù)據(jù)手冊， 確定信號(hào)最快上升與下降時(shí)間，估算臨界走線長度， 對于時(shí)鐘、高速數(shù)據(jù)流信號(hào)尤其要注意長度控制。

合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu)

走線的拓?fù)浣Y(jié)構(gòu)是指一根走線的布線順序及布 線結(jié)構(gòu)，如菊花鏈和星形分布等。同時(shí)，需要采用 合適的匹配方式，如源端匹配、終端匹配等。我們 需要了解電路的設(shè)計(jì)原理，驅(qū)動(dòng)順序與信號(hào)本身特 點(diǎn)，采用合適的拓?fù)渑c匹配方式。

有效控制 PCB 特征阻抗

在多層線路板中，信號(hào)完整性性能良好的關(guān)鍵 是使它的特性阻抗在整條線路中保持恒定。目標(biāo)是 使所有線路的特性阻抗?jié)M足一個(gè)規(guī)定值，通常在 25 歐姆和 70 歐姆之間。所以在設(shè)計(jì)時(shí)，就需要對 PCB 走線特征阻抗進(jìn)行計(jì)算，確定合理的走線寬度與其 它設(shè)計(jì)參數(shù)；在 PCB 加工時(shí)，表明阻抗要求；PCB 加工后，需要采用儀器對特征阻抗進(jìn)行驗(yàn)證。

設(shè)計(jì)仿真技術(shù)

在 PCB 設(shè)計(jì)過程中，采用軟件進(jìn)行仿真。在系 統(tǒng)設(shè)計(jì)時(shí)，對模塊布置進(jìn)行仿真；在單板布局時(shí)， 可以進(jìn)行前仿真，確定器件布局；在走線時(shí)，進(jìn)行 后仿真，保證走線質(zhì)量。通過仿真，事先可以預(yù)測 到信號(hào)的設(shè)計(jì)質(zhì)量，及時(shí)調(diào)整設(shè)計(jì)策略，預(yù)先預(yù)防， 而不是事后補(bǔ)救。

其它可采用技術(shù)

在設(shè)計(jì)時(shí)，需要從電路設(shè)計(jì)、布局、布線、電源系統(tǒng)等方面進(jìn)行考慮。如在電路設(shè)計(jì)時(shí)，合理選 擇驅(qū)動(dòng)器件，盡量采用同步設(shè)計(jì)，避免異步設(shè)計(jì)， 高速信號(hào)采用差分信號(hào)，為集成電路芯片添加去耦 電容；布局時(shí)，注意數(shù)字與模擬信號(hào)分開，合理設(shè) 計(jì)單板的疊層，器件按照速度合理布局；布線時(shí)，注意少打過孔，布線遵循 3W 原則；電源設(shè)計(jì)時(shí)， 注意低阻抗連接，層疊遵循 20H 原則等。